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1、第8卷第2期重庆科技学院学报(自然科学版)2006年6月基于CPLD/FPGA的脉搏测试仪的设计周红军杨君玲(重庆科技学院,重庆400050)摘要:简述了在EDA平台上利用硬件描述语言VHDL结合CPLD/FPGA器件,设计了一种数显式脉搏测试仪。通过测试和实际应用表明:其性能稳定、工作可靠、升级方便。关键词:硬件描述语言VHDL;数显式脉搏测试仪;CPLD/FPGA中图分类号:TH776文献标识码:A文章编号:1673-1980(2006)02-0063-02随着电子技术的发展,EDA技术的应用越来越2系统功能的VHDL描述广泛。利用硬件描述语
2、言结合CPLD/FPGA器件可以极大地方便数字集成电路的设计。本文介绍如何利用VHDL硬件描述语言结合CPLD/FPGA器件,设计一个可数字显示1分钟内脉搏跳动次数的脉搏测试仪,为其它电路的设计提供了一定的借鉴。1设计原理数显式脉搏测试仪通过压电陶瓷片HTD作为脉搏传感器,将其贴在人体测试部位时,可把人体的脉搏信号转换为电信号。由于该电信号很微弱,故图1数显式脉搏测试仪系统框图由与非门组成的放大器进行放大,放大了的信号再本系统的顶层设计由几个子模块组成,下面着由与非门进行整形。同时,定时电路定时60s,通过一重对定时模块进行说明:r为定时器和计数
3、器复位按个与门来控制脉搏脉冲进入计数器的个数,然后通钮,state为开始按钮,flag为定时时间输出端。过计数器进行计数。当电源接通时,首先按下r、定定时模块的VHDL语言描述如下:时器、计数器清零。然后按下state,定时电路进入暂libraryieee;态,使输出端flag变为高电平,定时器开始定时。与useieee.std_logic_1164.all;此同时,允许脉搏脉冲进入计数器,计数器开始计useieee.std_logic_unsigned.all;数。60s后,输出端flag变为低电平定时结束,没有脉搏脉冲进入计数器,计数器停止计
4、数。此时,数entitydingshi1is码管所显示的计数结果,即为1分钟内脉搏跳动的port(clk:instd_logic;次数。当1分钟内脉搏跳动的次数低于30次或大于r:instd_logic;120次时,报警电路将进行语音提示。数显式脉搏state:instd_logic;测试仪的系统框图如图1所示,整个系统由定时电flag:outstd_logic;路、测量电路、计数器、译码/扫描电路、数字显示counter:outstd_logic_vector(3downto0));和报警电路组成。enddingshi1;收稿日期:2005-1
5、1-08作者简介:周红军(1965-),男,重庆人,重庆科技学院电子信息学院工程师,重庆大学通信学院在读硕士研究生。·63·周红军,杨君玲:基于CPLD/FPGA的脉搏测试仪的设计endif;architectureaofdingshi1iswhensb=>ifstate=′0′thentypefsm_stis(sa,sb);c_state<=sa;signalc_state:fsm_st;elsec_state<=sb;signalfl:std_logic;endif;signalcoun:std_logic_vector(3downto0);
6、ifcoun="0000"thenbeginfl<=′0′;process(r,clk)elsefl<=′1′;beginendif;if(r=′0′)thenwhenothers=>fl<=′0′;coun<="0000";c_state<=sa;fl<=′0′;coun<="0000";endcase;elsifclk'eventandclk=′1′thenendif;casec_stateiscounter<=coun;whensa=>ifstatet=′1′thenflag<=fl;c_state<=sa;endprocess;ifcou
7、n<"0110"thenenda;coun<=coun+1;fl<=′1′;3定时模块的仿真波形及底层图elsecoun<="0000";fl<=′0′;c_state<=sb;定时模块的仿真波形如图2所示,底层图如图3endif;所示。图2定时器仿真波形图中,则数码管显示1分钟内脉搏跳动的次数。通过测试,测试结果正确。5结语通过上述数显式脉搏测试仪的设计可以看出,采用VHDL的优点是效率高,结果仿真容易,信号观图3定时器底层图察方便。用VHDL和CPLD/FPGA器件相结合进行数4电路测试字集成电路的设计,整机功耗小、抗干扰能力强、系为验证设计
8、的电路,最后将程序下载到CPLD/统稳定、工作可靠、升级方便。它可以方便、灵活地应FPGA器件中进行硬件测试。下载的目标器件选用用于产品
