基于ahb总线的从设备兼容性设计

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1、第10卷第15期2010年5月科学技术与工程Vo1．10No．15May20101671—1815(2010)15-3760—04ScienceTechnologyandEnoneefing@2010Sci．TecEEngn~基于AHB总线的从设备兼容性设计杨凯文良吴龙胜杨帆(西安微电子技术研究所，西安710075)摘要出于性能、稳定性和兼容性的考虑，核心处理单元与片外低速总线芯片之间一般采用不同的处理速度。提出了一种基于AHB片上总线技术的高低速芯片兼容处理的方法；该方法通过配置等待周期，可以满足芯片在不同环境中不同性能要求下、不同系统中的应用。

2、通过Specman验证了高低速芯片频率比在3：1以内时的配置等待周期情况，并给出验证结果。关键词AHB等待周期兼容性设计中图法分类号TP336；文献标志码A基于高速片上总线的处理器和片外各种协议调中央处理单元和片外总线单元的一致工作¨。总线芯片在复杂的板级工作环境中，为了能更好地1．1等待周期配置说明发挥性能并且进行握手通信，往往使用不同的时钟在中央处理单元中，对于等待周期与时序的描频率⋯。一般而言，为了实现处理器的高速运算，述如图1所示。同时片外总线芯片能与协议相兼容，处理器系统时钟会高于片外总线芯片的时钟数倍。Cpuc~_传统哈佛结构的片内总线

3、上，常会采用配置合Hreadyi适波特率的方法来同步主从设备之间的时序，实现Iosno数据的传输⋯。然而这种产生匹配时钟的方法，在高速传输模式下，配置波特率时所产生的时钟毛刺图1中央处理单元中等待周期与时序的描述就显得尤为严重了。Cpu—clk表示中央处理单元的系统时钟，当中本文主要介绍的是一种基于AHB(High．per．央处理单元接到指令，通过地址译码信息iosn(片formanceBus)片上总线的兼容性设计2J，利用等待选)选中外围设备，再等待了初始化时所配置的WS周期配置，来协调主从设备之间的时序。这样也就个等待周期后，开始判断hread

4、y(外部单元处理结束从根源上解决了高速情况下产生时钟的毛刺问题。信号)是否为有效电平(低电平)，若为有效电平则在下一个时钟上升沿将iosn置为无效电平(高电1新型的从设备兼容性设计平)，完成本次中央处理单元的外部访问。而在片外总线单元中，由于使用了不同的系统AHB总线是新一代的AMBA片上总线，应用于时钟，为了避免时钟上升沿采样失败或是采样得到高性能的可综合设计。在AHB片上总线协议中，对亚稳态的情况，设计了两种方式将hready置为无效外围设备的控制是通过片选iosn信号和准备hready电平(高电平)，以结束本次片外总线单元的传送，信号共同作用

5、的。再通过配置合适的等待周期协对于等待周期与时序的描述可分为以下两种情况：情况一：等待周期配得较小时，如图2所示。2010年1月10日收到Bc第一作者简介：杨凯(1986一)，男，硕士生，E-mail：paolomMdi——clk表示片外总线单元的系统时钟，在此情ni1986@hotmm1．com。况下，当片外总线单元在时钟上升沿采样到iosn有15期杨凯，等：基于AHB总线的从设备兼容性设计3761k=1，中央处理单元的IO等待周期=10。厂_]几几7厂7厂7-L当外围设备处理完成后，将hready置为有效(低电——]平)，由于等待周期配的是1，

6、在一个周期后就会将hready置为无效电平(高电平)，而此时中央处理单元的等待周期还没有结束，所以也无法将iosn置为2在片外总线单元中，对于等待周期与时序的描述无效电平(高电平)结束本次外部访问。效时，总线单元开始对外围设备进行处理。处理结风险二：当片外总线单元的等待周期配的较束后总线单元将hready置为有效电平(低电平)，若大，而中央处理单元的等待周期配的较小时(一般W配得较小，则会在等待周期计数器满后将hready来讲，片外总线单元的等待周期若配大，可略配大置为无效电平(高电平)，准备下次的传送。中央处理单元的等待周期)，若出现中央处理单元

7、情况二：等待周期配的较大时，如图3所示。的系统时钟较快，就会导致第一次处理未结束(hready未置高)，下次的iosn有效又来临了，如图5：r_]r-1几]r_]r_]r_]所示：]厂B1厂]r_]]r_]r_]C—U—I一一几Z厂7厂7厂7z7／_7／-77／．7厂7／_7咖3在片外总线单元中，对于等待周期与时序的描述在此情况下：当片外总线单元在时钟上升沿采样到iosn有效时，总线单元开始对外围设备进行处图5等待周期不匹配时的时序描述理。处理结束后总线单元将hready置为有效电平(低电平)，若配得较大，则会在等待周期计数值这次配置的情况是片外总

8、线单元的等待周期还未满时采样到稳定的iosn无效电平(高电平)，同k=5，中央处理单元的10等待周期=1。当时将hread