高速时钟拉偏测试仪的设计与实现

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1、硕士学位论文高速时钟拉偏测试仪的设计与实现1绪论1．1背景及意义在万兆以太网、数据中心、高性能传输网络等技术的推动下，交换机电路的设计趋于高速化【l】。传统的以太网交换机渐渐不能满足如今的技术要求。S12500系列核心路由交换机是杭州华三通信技术有限公司面向下一代数据中心设计的核心交换产品，采用了先进的CLOS多级多平面交换构架，可以提供持续的带宽升级能力。而通信业务量的增大，单板的引脚和走线密度也越来越高。如何保证单板长时间稳定可靠的运行显得非常重要。S12500主要是由机框、管理及路由处理板、交换网板、以太网接口业务板组成。每一块单板的发布都需要经过概要设计、详细设计、调

2、试和测试等一系列的过程。其中测试是对设计进行验证的重要阶段。硬件测试工程师是这一阶段的主要负责人，其关键输入为详细设计阶段后期电子设计工程师拟定的测试计划【lJ。对于硬件测试人员来说，好的测试工具是保质保量完成测试任务的前提。信号完整性测量中常用到的测量仪器主要有：示波器、时域发射仪、逻辑分析仪等。逻辑分析仪主要用于定位数字系统的定时故障、逻辑错误及软件的执行情况等，示波器用于测量并分析系统的模拟故障，时域反射仪用于测量传输链路阻抗及损耗特性。此外，信号完整性测量离不开探头，其是测量系统不可或缺的一部分，探头的高速响应会影响测量结果的准确性。时钟驱动器、晶振、锁相环等与时钟相

3、关的测试是必不可少的环节。因为时钟信号对于单板来说好比人体的心脏一样，一旦出现异常，单板则会出现异常，甚至造成整框宕机。测试时钟信号的频率、上升／下降边沿时间，对关键时钟信号，还应借助温箱，测试环境温度变化时时钟的稳定度。测试时钟频率时不推荐使用示波器测试，而应采用专门的频率测试仪进行测试。时钟应力测试是验证单板的容错、容差能力的一项重要测试。时钟拉偏、相位拉偏，同时外加抖动，以使该时钟的参数达到单板上时钟驱动器所需求的极限，以验证时钟驱动器在极限条件下是否能正常工作[1J。但是测试时钟应力一直没有一种行之有效的方法来进行。目前大多数公司采用频率发生器来产生特定的时钟频率进行

4、时钟应力测试。但是这些设备基本不支持差分输出，也没有相位拉偏等特定功能。由于其价格昂贵，更不能将其放到恶劣的环境中与被测设备一起进行环境实验。为了方便公司内部进行时钟拉偏测试，研制高速的时钟拉偏测试仪是非常有必要的。1绪论硕士学位论文1．2国内外技术现状硬件电路开发过程中需要一系列的测试，常见的通用测试工具有万用表，示波器，信号发生器等。随着单板的功能越来越多，应用的场合也越来越复杂。越来越多的专用测试仪器进入了实验室和应用现场。在国内，广州致远公司有许多高端的行业分析仪器和电子测量仪器，如功率分析仪、CAN总线分析仪、高性能逻辑分析仪和可编程直流电源等。在国外，美国泰克、福

5、禄克、安捷伦的市场占有率比较高。泰克公司旗下除了传统的测试仪器外，还有误码率测试仪、频谱分析仪、光调制分析仪等专用测试测量设备。时钟拉偏测试仪是杭州华三通信公司内部使用的测试仪器，其主要产生或拉偏时钟信号来进行时钟容差、容错的强度测试。由于是公司内部使用，其研究并没有得到广泛开展。但是测试设备发展至今，已经从专用型发展到模块化通用型阶段，通用性、模块化成为其重要特征。所以其设计思路借鉴其它电子测量设备。时钟拉偏测试仪的被测对象为高速以太网交换机和路由器，最高可以产生600MHz的时钟信号，单板本身就是一个高速电路。目前，国外对高速数字电路的信号完整性问题的研究已经取得了一些成

6、果。通过对互连系统建模，运用电路、电磁场以及信号处理等知识，得到了很多基础性的结论，并且总结了很多实践经验数据，得到了一些经验准则。Intel、IBM、Sun等国际领先的半导体企业，在十几年前就设立了专门的SI部门，分配大量的人力物理专门研究高速系统SI、PI和EMI问题。这些方面的投入使他们一直处于半导体产业的领先地位【2们。国内以中兴、华为等龙头的公司，已经掌握了高速PCB设计核心技术，公司出巨资搭建了高速电路实验室，在基础理论、设计方法、设计工具及设计思想上都有一定的进展【2引。1．3作者主要工作在本课题的研究中，作者主要完成以下几方面的工作：1、时钟拉偏测试仪总体设计

7、查阅国内外资料，了解目前时钟拉偏测试仪的研究现状，向实习公司各个部门搜集产品需求，对时钟拉偏测试仪有总体的认识，明确各项参数指标，同时向亚德诺半导体寻找解决方案，最终制定总体设计方案。2、时钟拉偏测试仪硬件设计根据时钟拉偏测试仪的总体方案设计其硬件原理图并设计制作PCB板，包括微处理器模块、电源模块、时钟转换模块、触发延时模块以及通讯模块等的硬件电路设计。3、时钟拉偏测试仪软件设计完成时钟拉偏测试仪的单片机程序和时钟转换芯片驱动的设计，给出了包括系统初2硕士学位论文高速时钟拉偏测试仪的设计与实现始化、底