电子设计自动化期末试卷

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1、装订线学校试卷（20-20学年度第学期）院系专业课程名称《电子设计自动化》(考试日期：2007年月日)班级学号姓名成绩题号一二三四合分人分值得分得分一、选择题（每题只有一个答案，每小题3分，共18分）1、下列可作为VHDL程序中的实体名是（　　）。A、latchB、counter4bC、加法器　　D、74LSXX2、在MAX+plusⅡ中，VHDL文本文件的后缀应为（　　）。A、.vhdB、.vC、.tdfD、.gdf3、信号赋值的符号是（　　）。A、＝B、：＝C、＜＝D、＝＞4、在PROCES

2、S中，可被列入进程敏感表的是（　　）。A、信号B、变量C、信号和变量均可D、以上都不对5、SIGNALa，b，c，y：INTEGER;……PROCESS(a,b,c)BEGINy<=a+b;y<=b;y<=c;ENDPROCESS;当进程启动后，y的值应为A、a+bB、bC、cD、a+b或b或c6、PROCESS(A,B,C,D)BEGIND<=A;X<=B+D;D<=C;Y<=B+D;X,Y的最后结果分别为（　　）。A、B+D，B+DB、B+A，B+DC、B+A，B+CD、B+C，B+C得分二

3、、简答题（共12分）7、简述什么是综合过程。（6分）8、简述一般ASIC设计的流程（6分）第4页共4页得分三、改错题（下面的VHDL代码中有一处或多处错误，请在原题中改正，本题10分）9、LIBRARYIEEE;　USEIEEE.STD_LOGIC_1164.ALL;　ENTITYDFF3_1IS　PORT(CLK,D1:INSTD_LOGIC;Q1:OUTSTD_LOGIC);　END;　ARCHITECTUREbhvOFDFFIS　SIGNALA,B:IN　STD_LOGIC;　BEGIN　

4、PROCESS(CLK)BEGIN　IFCLK'EVENTANDCLK=1THEN　A:=D1;B:=A;Q1:=B;　ENDPROCESS;　END;　　得分四．问答题（共60分）11、下面的赋值语句执行之后向量a、b将得到什么值？（6分）　architecturertlofexis　signala,b:std_logic_vector(4downto0);　signalc:std_logic_vector(0to1);　begin　　　a<=(1=>'0',3=>'1',others=>b(

5、2));　　　b<=(1=>'1',3=>'0',others=>c(1));　　　c<="10";　　end;12、对下面的功能写一个实体(Component_A)和一个结构体(rtl)：（10分）　　d_out<=(a_inandb_in)andc_in;　类型指定为std_logic。第4页共4页12、设计一个元件，下图表示其输入和输出。（15分）　该元件应当有下面的行为：selectq00aorb01anorb10aandb11axorbothers'XX'试用case语句来描述这个元件

6、（在下面代码的基础上完成）。Architecturecase_arcofComponent_Ais　　Begin　　　　Process(select,a,b)第4页共4页13、用VHDL描述下图所示的组合逻辑。（15分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITY　F_OUTIS14.下面是一个简单的VHDL描述，请画出其实体（ENTITY）所对应的原理图符号和构造体（ARCHITECTURE）所对应的电路原理图：（14分）ENTITYnandISP

7、ORT（a：INSTD_LOGIC；b：INSTD_LOGIC；c：INSTD_LOGIC；q1：OUTSTD_LOGIC；q2：OUTSTD_LOGIC）；ENDnand；ARCHITECTUREoneOFnandISBEGINq1<=NOT（aANDb）；q2<=NOT（cANDb）；ENDone；第4页共4页