数电课程设计---电子时钟设计

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1、课程设计报告课程名称：VHDL语言与EDA课程设计设计题目：电子时钟设计系别：专业：班级：学生姓名:学号：起止日期:指导教师:教研室主任：指导教师评语：指导教师签名：年月日成绩评定项目权重成绩1、设计过程中出勤、学习态度等方面0.22、课程设计质量与答辩0.53、设计报告书写及图纸规范程度0.3总成绩教研室审核意见：教研室主任签字：年月日教学系审核意见：主任签字：年月日摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用

2、。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。电路通过使用数字元件，采用三个计数器来构成完成二十四小时的数字钟设计，并且将译码器和二选一数字选择器配合使用来完成动时间写出。此外，使能端和复位端控制信号用来控制电路，使得该电路可以完成保持、清零、预置时间、等一系列的功能。关键词：计数器；译码器；二选一数字选择器；使能端；复位端。目录设计要求11、方案论证与对比11.1方案一11．2方案二21．3两种方案的对比22、各功能模块设计22．1计数器22．2时间设置模块32．3二选一数据选择器32．4时

3、间显示模块32．5顶层电路VHDL程序设计33、调试与操作说明54、课程设计心得与体会65、元器件及仪器设备明细表66、致谢77、参考文献78、附录7附录1秒，分计数模块7附录2时计数器模块8附录3二选一数据选择器9附录416进制转换为10进制9电子时钟设计设计要求1．能显示时分秒；2．设置启停开关；3．能进行复位；4．用户可以调整时间。1、方案论证与对比按照设计要求，本次的设计分为计数器模块，控制器模块和译码器模块。根据各个模块的不同，我们的设计上提出了以下两种不同的方案。1.1方案一CLK数据控制端计数器时间显示模块

4、二选一数据选择器图1.方案一结构图通过二选一数据选择器选择输出为CLK时钟信号还是数据控制信号，从而使计数器计数，计数器将结果传输给时间显示模块，最后再将16进制数转换为10进制数，在通过数码显示器显示。当数据选择器输出为CLK时钟信号时，计数器开始计时工作，将输入信号设置为1Hz，则为标准时钟。当数据选择器输出为数据控制端时，则可通过外部按键改变计数器始终变换，从而改变计数器结果，起到数据写入，预置时间的作用。-10-1．2方案二CLK计数器时间显示模块控制器图2.方案二结构图由CLK传输1Hz信号，计数开始计数，实现

5、标准时钟功能，当控制器关闭，数据传输给时间显示模块，再通过数码显示器显示。当控制器打开，通过外部按键数据通过控制器输入进计数器，计数器再将结果传输给时间显示模块，从实现到时间预置功能。1．3两种方案的对比相同点：两方案的计数器和时间显示模块的设计思想相同。不同点：方案一是二选一数据选择器输出来控制计数器的时钟输入，而方案二是通过控制器来控制计数器的输入输出。两者相比，虽然方案二结构简单、思路易懂，但方案二需要使用双向端口，而双向端口在控制方面不如二选一数据选择器易操作，准确。因此，综合考虑，我们选择了方案一进行设计。2、

6、各功能模块设计2．1计数器A．秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影响分计数；（程序见附录1）B．分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；（程序见附录1）-10-C．时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数。（程序见附录2）2．2时间设置模块设置调试使能端，可以调时，分，秒。基本功能是在外部按键后产生低电平跳变到高电平的脉冲，从而模拟出时间脉冲信号输入给计数器。总共有3个同样

7、的部件，分别控制秒，分，时的计数器。2．3二选一数据选择器设置时能段，可以使输出受使能段控制。基本操作，当使能端为‘0’，将CLK脉冲信号输出，当使能端为‘1’时，将外部按键信号输出。总共有3个同样的部件，分别控制秒，分，时的计数器。（程序见附录3）2．4时间显示模块有计数器输出的数据分7位标准矢量，显示时为16进制数，通过CONV部件将其转换为10进制数输出。（程序见附录4)2．5顶层电路VHDL程序设计将以上所描述的各功能模块的VHDL语言文件在QuartusⅡ工具软件上打包成可调用的元件，然后再将名功能模块元件调入

8、原理图编辑窗中并连接好，最后得到的顶层文件原理图如图3所示。工作原理：当二选一数据选择其使能端‘0’，计数器接收时钟信号。时钟信号上升沿到来，秒计数器开始计数，计数到60清零并产生进位信号，进位信号传输到分计数器，从而分计数器开始计数，分计数器计数到60清零并产生进位信号传输到时计数器，时计数器计数到24清零。当二选