数字电子钟设计数字电路课程设计

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1、数字电子技术课程设计报告福州大学数字电路课程设计报告数字电子钟设计专业：微电子科学与工程班级：微电子（5）班学号：学生姓名：郑镇洪-10-数字电子技术课程设计报告同组成员：吴志强指导老师：江浩2016-2017年第一学期（2017-01-10）一、设计任务用中小规模集成电路设计一台能显示周、时、分，秒的数字电子钟。数字电子钟的电路组成方框图如图3.3.1所示。-10-数字电子技术课程设计报告图3.3.1数字电子钟框图由图3.3.1可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生

2、器；校时电路；六十进制秒、分计数器及24进制(或12进制)计时计数器；以及秒、分、时，周的译码显示部分等。一、设计功能1．由晶振电路产生1Hz标准秒信号。2．秒、分为00—59六十进制计数器。3．时为00—23二十四进制计数器。4．周显示从0—6为七进制计数器。5．可手动校正：能分别进行秒、分、时、周的校正。只要将开关置于手动位置，可分别对秒，分、时、周进行手动脉冲输入调整或连续脉冲输入的校正。二、所用仪器和元器件清单1．74LHC00、74LHC04、74LSl61、74LHC74及门电路2．晶振：

3、32768Hz3．电容：可调电容30p4．电阻：10kΩ、22MΩ5.拨码开关，共阴极8段数码管，芯片插座，软电线等三、设计方案1．秒脉冲发生器秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为-10-数字电子技术课程设计报告32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图3.3.2所示。2．计数译码显示秒、分、时、日分别为60、60、24和7进制状态表计数器。秒、分均为六十进制，即显示00～59

4、，它们的个位为十进制，十位为六进制。时为二十四进制计数器，显示为00～23，个位仍为十进制，而十位为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。图3.3.2秒脉冲发生器周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如表3.3.1所示。表3.3.1状态表Q4Q3Q2Q1显示1000日0001100102001130100401015-10-数字电子技术课程设计报告01106按表3.3.1状态表

5、不难设计出“日”计数器的电路(日用数字8代)。所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。3．校正电路在刚刚开机接通电源时，由于日、秒、分、时为任意值，所以，需进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。4．整点报时电路当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即当分为59时，则秒在计数计到54时，输出一延时高电平，直至秒计数器计到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz频率

6、鸣叫5声，而秒计到59时，则去驱动高音lKHz频率输出而鸣叫1声。一、调试过程及问题分析一开始仿真成功后，按照电路原理图进行焊接，由于设计时间刚好处于期末阶段，所以焊接得比较快，没有很仔细地规划检查完再焊接或者边焊接边检查。最终焊接完成之后，数码管显示得根本不正确，我们立刻进行了电路的检查，发现有些根本没焊接上，我们立刻进行了分工，队友焊接，我继续检查电路。最终检查了好几条电路线是未连接的，电路线如果未能成功连接，那么译码器芯片或者计数器芯片等就无法正常实现它的功能。所以当我们检查焊接完成之后，数码管

7、便显示了它大部分的功能：从0-59秒的显示，从-10-数字电子技术课程设计报告0-23小时的显示，从1-日的星期数的显示。但是分钟的显示出了问题：十位数一直是处于0状态不变，而秒的溢出不会使个位数进位，个位数只显示奇数位并且个位数的溢出也不会使十位数进位。所以我们只能继续检查电路。我们检查了很多遍电路，发现并没有错误，便猜想是芯片或者数码管出了问题，所以我们更换了芯片和数码管，但是结果依旧那样。我们又猜想是否是外接连线连错了，因为外接线很多很复杂，所以最后才考虑。还好的是，重新连接一遍之后，就可以正常

8、显示了。通过这个问题，我们知道细心是相当关键的，每一个基本步骤虽然容易，但却是非常重要的，千万要重视，而且，这是个仿真中根本看不到的问题所在。每个小小的细节都会导致最后实验结果的和理想差很多，所以说在做实验的过程中，一定要细心细心再细心。一、设计以及最后成品结果原理图如下：PCB版图如下：-10-数字电子技术课程设计报告-10-数字电子技术课程设计报告仿真结果如下：(依次为秒、分、时、周)-10-数字电子技术课程设计报告-10-数字电子技术课程设计报告七