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1、第3期工矿自动化No.32006年6月IndustryandMineAutomationJun.2006文章编号:1671-251X(2006)03-0092-03基于VHDL的多功能数字钟的设计12樊永宁,张晓丽(1.宁夏煤业集团有限责任公司,宁夏银川750000;2.西安科技大学通信与信息工程学院,陕西西安710054)摘要:介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技巧。在MAX+PLUSII开发环境中编译和仿真了所设计的程序,并在可编程逻辑器件上下载验证。仿真和验证结果表明,该
2、设计方法切实可行,具有一定的借鉴性。关键词:数字钟;硬件描述语言;VHDL;MAX+PLUSII中图分类号:TP39文献标识码:B言设计一个具有年、月、日、时、分、秒计时显示、调整0引言时间和整点报时功能的数字钟,并且利用MAX+随着电子设计自动化(EDA)的高速发展,电子PLUSII开发环境进行编译、仿真,最终下载到可编系统的设计技术和工具发生了深刻的变化。EDA程逻辑器件FPGA上进行验证。的关键技术之一是要求用形式化方式来描述数字系1设计原理统的硬件电路,即要用所谓硬件描述语言来描述硬件电路。
3、本文即介绍如何利用VHDL硬件描述语数字钟电路原理框图如图1所示。图1数字钟电路原理框图收稿日期:2006-03-302006年第3期樊永宁等:基于VHDL的多功能数字钟的设计·93·数字钟电路由秒、分、时、日、月、年6个计数模mon[4..0],再定义两个信号量tempy0[1..0]和块和1个报警模块、1个时间数据动态扫描模块、tempy1,将year[7..0]的第0位和第1位赋给tem21个显示译码模块组成。py0,第4位赋给tempy1,即tempy0等于年个位的设置计数年份从2000年到
4、2099年,即年计数后2位,tempy1等于年十位的最后1位。经推算可模块是1个100进制计数器。秒计数模块的计数时知,在2000年到2099年间的闰年如表1所示。钟clk为1Hz的标准信号。当数字钟处于正常计表12000年到2099年间的闰年表时状态时,秒计数器的进位输出信号enmin作为分0004081216钟模块的计数信号,分计数模块的进位输出enhour2024283236作为小时模块的计数信号,依次,时进位输出en24044485256day,日进位输出enmon,月进位输出enyear,
5、分别作6064687276为日、月、年的计数信号。定义一个手动脉冲输入8084889296set。当set=0时,数码管显示时、分、秒;当set=1时,数码管显示年、月、日。6个数码管在位选信号由于年份都带有20,所以省略20,用年份数来cs的控制下进行动态扫描。表示。将表1中的年份数用二进制表示即可得到以数字钟除了正常计时外,还能够调整时间。在下规律:当年个位的后2位为“00”且年十位的最后本例中,通过手动调节setmin、sethour、setday、set21位为“0”,或者年个位的后2位为“
6、01”且年十位的mon、setyear5个输入量的高低电平而分别实现对最后1位为“1”的情况时,该年为闰年,否则为平年。分时日月年的调整。闰年时,2月有29天,平年2月则为28天;1、3、5、7、8、10、12该7个月为31天,其余各月为30天。2功能模块设计所以计数要分28天、29天、30天、31天4种情况讨本例中的数字钟由上述9个模块组成。设计论。VHDL程序实现如下:时,首先用VHDL语言编写各个功能模块,分别在if(mon=“00010”)thenMAX+PLUSII开发环境下编译、仿真,然
7、后再用顶if((tempy1=‘0’andtempy0=“00”)or(tem2层文件将各功能模块连接起来。以下介绍各模块的py1=‘1’andtempy0=“10”))then设计方法和技巧。if(count<“110000”)then2.1秒、分、时、月、年计数模块if(count=“101001”)then...分计数模块都是60进制的加法计数器,时、月、elsif(count=“101000”)then...年计数模块分别是24进制、12进制、100进制计数elsif((mon=“00001
8、”)or(mon=“00011”)or器。与一般的标准计数器不同的是秒、分、时、月计(mon=“00101”)or(mon=“00111”)or(mon=数模块中分别添加了调节分、小时、日和年的功能,“01000”)or(mon=“10000”)or(m=“10010”))即当clk的上升沿到来时,分别调节setmin、then...sethour、setday、setyear的高低电平,就可达到调整if(count=“110001”)then...分、小时、日和年的
