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时间:2019-02-25
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1、分类号TN402密级公开Y1219494毳捌矗电蛋国是矗验耋硕士学位论文模拟集成电路国家重点实验室叭J-丁阻比人盟剑(题名和副题名)英文题目&曼§i垦!£hQ塾£!Q£kS±a鱼i!i圣£!£i£g旦i!Q£High:s卫£曼鱼Higb:【曼§Q!坠iiQ坠△旦£硕士研究生壅垒指导教师堡垂堡盟塞豆搓垫塞盛垫整国室重盘塞坠室学科专业垫整墨亟丝论文提交日2007.4.20论文答辩日期!QQ!!§!!论文评阅人点盐整高墨主垫塞国差21叠塞盟堑墨壅壹墨主垫墨固簋21盈塞堑答辩委员会主席煎垂跫塾蕉垫±叠基盘堂
2、2007年4月20日重庆邮电大学硕士论文摘要随着半导体技术、数字信号处理技术及通信技术的飞速发展,A/D、D/A转换器近年也呈现高速发展的趋势。随着数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的广泛应用,对高速、高精度、基于标准COMS工艺的可嵌入式ADC的需求日益迫切。此外对于正在兴起的基于IP库设计和片上系统(SoC)集成研究来说,对低功耗、小面积、低电压以及可嵌入设计的ADC核心模块需求更甚。随着高速、高精度A/D转换器(ADC)的发展,尤其是能直接进行中频采样的高分辨率数据转换器
3、的上市,对稳定的采样时钟的需求越来越迫切。随着通信系统中的时钟速度迈入GHz级,相位噪声和时钟抖动成为模拟设计中十分关键的因素。为了保证电子系统的数据采集、控制反馈和数字处理的能力和性能,现代电子系统对A/D转换器的要求也越来越高。尤其是数据通讯系统、数据采集系统对高速、高分辨率A/D转换器的需求在不断增加,时钟占空比稳定电路作为高速、高精度A/D转换器的核心单元,对转换器的信噪比(SNR)和有效位(ENOB)等性能起至关重要的作用,要保证高速、高精度A/D转换器的性能,必须首先保证采样编码时钟具有
4、合适的占空比和很小的抖动。本论文详细论述了用于高速、高精度ADC的时钟稳定电路的研制过程。在比较了时钟稳定电路的设计方法后,提出了用延迟锁相环(DLL)来实现高速、高精度ADC的时钟稳定。这个DLL有两个功能:其一是通过把一个时钟沿固定精确延迟半个周期,再与另~个沿组成一个新的时钟来调节时钟占空比到50%左右;其二是调节时钟抖动。该时钟稳定电路采。用O.359mBi.CMOS工艺,在CadenceSpectre环境下进行仿真验证,对一个采样率为250MSPS的ADC,得到的时钟抖动小于0.1ps。关
5、键词:A/D转换器(ADC),高速,高精度,占空比稳定,时钟抖动,延迟锁相环(DLL)重庆邮电大学硕士论文摘要AbstractWiththedevelopmentofsemiconductor,digitalsignalprocessingandcommunicationtechnology,A/D&D/Aconvertersaredevelopingfastthesedays.Withtheapplicationofdigitalsignalprocessingtechnologyinhigh—r
6、esolutionimagearea,videoprocessingarea,radiocommunication,etc,thedemandsforhigh—speed,high—resolution,standardCMOStechnologybasedandembeddedADCsaremoreandmoreurgent.What’Smore,totheoncomingIPlibrarybaseddesignandSystemOnChip(SoC),thedemandforlow—power,
7、small—area,low—voltageandembeddedADCkernelmodulesareevenmoreurgent.Withthedevelopmentofhigherspeedandhigherresolutiondataconverters,especiallyashigherresolutiondataconverterscapableofdirectIF-samplingcometomarket,theneedofastablesamplingclockbecomesmor
8、eandmoreurgent.AstheclockspeedinthecommunicationsystemreachesGHzlevel,phasenoiseandtimejitterbecomethekeyfactorsinanalogdesign.Toensuretheabilityandperformanceofthedatasampling,controlfeedbackanddigitalprocessingoftheelectronicsystem,th
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