adf4351的锁相环原理

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1、基于ADF4351和PLL的频率合成器原理介绍频率合成器：将一个高精确度和高稳定度的标准参考频率，经过混频、倍频与分频等对它进行加、减、乘、除的四则运算，最终产生大量的具有同样精确度和稳定度的频率。PLL原理部分：锁相环是一种闭环的动态控制控制系统，它使输出信号(由振荡器产生)能够自动跟踪输入参考信号，使它们在频率和相位上保持同步。当锁相环未进入锁定时，其输出频率和相位均与输入参考信号不同步，一旦进入锁定状态后，其输出频率与相位就会与输入参考信号相同（或者有一个固定的相位差）。1、REFin接晶体振荡器作为输入，使用晶体振荡器可以较好的解决输入噪

2、声问题。2、鉴相器的一端输入为Fpfd，公式如下，其中D、R、T由单片机设置，如下所示：D是倍频器，可以改善相位噪声性能。（R、T？）3、ADF4351采用的是三态鉴频鉴相器特点：鉴相线性范围-2π-2π，捕获范围大，电路结构简单，锁定时间短，但对噪声敏感不适合用于从数据中恢复时钟的高噪声应用场合。当输入相差很小的两信号时，鉴相器无法鉴别相位差，即死区。PFD后接电荷泵，使电荷泵无法充分对环路滤波器进行充放电，将导致环路输出产生抖动和相噪。解决死区的方法，在电荷泵前设置延迟环节DELAY，如图所示：鉴相器接受参考信号Fpfd与输出信号经过N分频后

3、的输入，产生与二者的相位和频率差成比例的输出，再输入到电荷泵（为LPF提供充放电电荷），然后电荷泵的输出经环路滤波器LPF（低通），滤除高频成分和噪声，再输入到压控振荡器VCO，控制输出所要求的频率。4、对输出频率进行N分频后，作为输入到鉴相器的另一端，此为整数分频，故频率间隔为Fpfd；当要求输出频率进行小范围变换时，要么减小Fpfd，或者将分频比变为小数即可。ADF4351既有整数又有小数分频，通过对单片机设置INT、FRAC、MOD的数值即可进行小数分频。5、此时可以输出的频率范围是2200M到4400M，可以通过对R分频器的设置，使输出低

4、至35Mhz。6、环路滤波电路（LPF）：通常为低通电路，用以滤除高频信号。对于PLL中的环路滤波器，根据工作电路特性的不同可分为有源和无源两种。无源滤波器主要由无源元件R、L和C组成；有源滤波器由集成运放和R、C组成，但集成运放带宽有限，所以有源滤波电路的工作频率难以做得很高。相比于有源滤波器，无源滤波器价格低廉，结构简单，带内噪声低，更适合应用在锁相环中。一般用二阶无源滤波器即可，当参考杂散位于10倍（20倍）环路带宽以外时，用三阶（四阶）效果更好。LPF的带宽影响锁定时间，其带宽越大，锁定时间越短。但是为了环路的稳定性，其带宽应为鉴相器输入

5、参考信号的十分之一或更小。7、相位噪声：在各种随机噪声作用下引起的输出信号相位的随机起伏或瞬时频率起伏。主要来源输入参考信号和VCO。环路带宽越小，对输入噪声的抑制能力越强，也可以通过减小电荷泵电流ICP来达到减小输入噪声的目的。对于VCO噪声，环路呈高通特性，环路带宽越大，抑制能力越强，也可通过加大电荷泵电流ICP来达到减小VCO噪声的目的。电源、接地部分5、电源：AVDD=DVDD=SDVDD=VP=3.3V±10%=VVCOVREF=？6、地：GND=AGND=DGND=0V=CPGND=SDGND=AGNDVCO单片机部分5、单片机：与A

6、DF4351是串行通信，ADF4351需要与单片机相连的接口如下（LE？CE？）数据在CLK的每个上升沿时逐个输入32位移位寄存器。数据输入方式是MSB（MostSignificantBit，最高有效位）优先。在LE上升沿时，数据从移位寄存器传输至六个锁存器之一。目标锁存器由移位寄存器中的三个控制位(C3、C2和C1)的状态决定，这些控制位是三个LSB（LeastSignificantBit）：DB2、DB1和DB0。MUXOUT端口将芯片内部信息反馈给单片机，单片机对其处理，可显示在LCD显示屏上。