基于fpga的可反馈式同步串行通信技术

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1、基于FPGA的可反馈式同步串行通信技术-电气论文基于FPGA的可反馈式同步串行通信技术蒋欣1，蔡明2，张伟栋1，刘博1（1.中航工业西安航空计算技术研究所，陕西西安710019；2.驻六三一所军事代表室，陕西西安710019）摘要：为了实现可反馈式高速同步串行总线设计，提出基于FPGA使用硬件描述语言（HDL）和利用串行通信的本身电气特性设计出可反馈式电路，实现高可靠、高速率的同步串行总线通信方法。在工程应用中验证了其高速率和高可靠性的总线传输特性，为提高LRM（现场可更换单元）级之间总线速率提供参考。关键词：数据传输；FPGA；串行总线；LVDS；高级数据链路控制规程中图分类号

2、：TN915-34文献标识码：A文章编号：1004-373X（2015）12-0139-04收稿日期：2014-12-280引言同步串行高速总线在通信领域、自动控制领域发展迅猛，同时具有高可靠性、高传输速率的串行通信总线也在机载航电系统中得到广泛应用。同步串行高速总线不仅在成本、抗干扰能力和抗电磁干扰（EMI）的能力等方面能够大大满足现在高度综合化、高度小型化的现场可更换模块（LRU模块）级机箱内模块与模块之间的通信要求，也能够利用同步串行总线灵活简单的物理特性设计出可反馈式电路，增加通信的可靠性。本文提出了一种基于FPGA的可反馈式硬件电路设计，采用硬件描述语言（HDL）实现了

3、最高可达12.5Mb/s的同步串行总线。1方案设计随着高集成度、高综合化的机载航电设备的研制要求，在硬件设计中采用超大规模的FPGA和可反馈式电路设计，满足体积小、重量轻、功耗低的高可靠性的航电设备设计需求。1.1原理设计高速同步串行通信机制采用三线制同步串行通信，其中包括：帧同步信号、时钟信号和串行数据。同步信号是发送端在同步时钟的上升沿发出一个“低脉冲”给接收端，进行串行数据通信握手。在低脉冲上升沿完结后的第一个同步时钟周期的上升沿，连续发送8B的串行通信数据，发送端数据发送完毕后的第一个时钟周期的上升沿，发送端发送一个“低脉冲”给接收端，进行释放数据通信握手。同步串行通信的

4、时序图，如图1所示。串行同步传输过程中，发送端和接收端必须使用共同的时钟源，才能保证它们之间的通信同步。同步数据传输时，在帧同步脉冲信号触发下，串行数据信息以连续的数据帧形式发送，每个时钟周期发送lB的数据。采用LVDS标准的同步串行通信模式，利用LVDS标准的差分数据传输的电气特性，提高串行通信线路的抗干扰能力和长距离数据传输的准确性。在控制模式上，在发送端利用编码器把待发送数据和同步时钟组合在一起，通过物理差分数据线发送到接收端；接收端的解码器按照特定的数据格式（数据帧）从数据流中解析出同步时钟频率和数据，共计4对LVDS差分线，实现发送端和接收端的全双工同步串行通信。在LV

5、DS标准的电气特性上，数据通信格式采用了HDLC（高级数据链路控制规程）以“帧”为数据传输的基本单位（如表1所示），在所发送数据帧的帧头增加数据标志序列，接收端检测出该标志序列来实现同步。帧格式如表1所示。1.2硬件设计将具有同步机制的串行通信应用在一个高度综合化的航电设备中，不仅需要通信原理的高可靠性，也需要在物理电气连接上的高可靠性。在实现高速、稳定的同步串行通信时，也需要进行发送响应触发机制和接收备份机制，保证发送数据的一致性和可侦测性，以及接收数据的有效性，因此，本文的同步串行通信硬件电路设计增加了发送端和接收端的可反馈式硬件电路设计。FPGA的串行通信接口与LVDS驱动

6、器连接，发送端设计了硬件的发送反馈，在接收端设计了硬件的接收备份，同时在FPGA的内部采用发送比较器和接收缓冲器的冗余处理，以保证发送端的数据监听正常，接收端的数据双重备份，防止数据在发送或接收的过程中，产生丢数或者误码。高可靠性的同步串行通信电路硬件设计如图2和图3所示。将可反馈式同步串行通信在速率快和通道多的综合化航电设备中使用，则具有高可靠的通信机理是保证综合化航电设备运行正常的基础。可反馈式同步串行通信的工程化应用设计如图4所示，其中，综合化航电设备都是采用现场可更换模块（以下简称“LRM”），中央核心控制单元LRM与其他5个LRM模块之间需要实时响应。中央核心控制单元L

7、RM通过同步串行通信采用点对点全双工模式，分别与智能电源管理单元LRM，高速I/O接口处理单元LRM，视频信号处理单元LRM，大容量数据存储单元LRM，网络交换控制单元LRM这5个LRM模块进行实时数据通信、参数控制和动态配置。如果中央核心控制单元同时接收、解析这5个LRM模块的串口通信数据，面临的困境有：（1）依照目前CPU集成的串口控制器的处理速度将不能满足综合化航电设备通信的实时性要求；（2）采用传统的点对点的通信方式，CPU不能有效监控数据是否发送成功，只能等待握手时间超