可编程试题(试题)

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1、西安电子科技大学工程硕士《可编程器件设计与应用》试题(闭卷)时间:120分钟姓名：学号：一：填空题(每空2分，共30分)1.EDA工具的最基本输入方法包括、<2.在QuartusII中编译较大项目时，可以有效缩短编译时间的方法是采用编译。3.QuartusII中的吋序分析工具有2个，分别是和4.使用设计方法，在将每个模块合并到顶层设计中时不会影响底层模块的性能，设计者可以在顶层系统集成和验证过程中保持每个模块的性能不变。5.在FPGA系统正常工作期间，能实吋探测其内部待测信号吋序的有效方法是采用工具。6.SOPC的全称是o7.Altera第二代32位软核

2、RISC微处理器指的是。8.NiosII处理器的三种指令集架构(ISA)的兼容版本分别是、和。9.NiosII处理器使用的2种系统互联架构(SystemInterconnectFabric)标准分别是Avalon-_和Avalon-。10.AlteraDSP解决方案屮使用的QuartusII・MatlabSimulink接口模块是,实现了系统算法设计与FPGA设计相互集成。二：选择题(每题2分，共10分)1.正确的QuartusIII程设置文件扩展名是。(a).QPF(b).QSF(c).QDF(d).SDC2.能够以原理图方式表示硬件描述语言设计综合后

3、的结果的查看器是o(a)RTLViewer(b)TechnologyMapViewer(c)ChipPlanner(d)Floorplan3.下图中的网表综合优化类型属于oUnmapRemap（a）n级寄存器重定时（b）多扇出寄存器复制（c）流水线插入（d）WYSIWYG基元重新综合1.在使用SignalTapIIELA调试FPGA设计时，如果要在ELA启动前捕捉FPGA上电后的电路工作状态，可以使用0（a）自动运行分析（b）强制触发（c）上电触^c（Power-UpTrigger）2.下图是采用技术实现的FPGA底层综合结果。(a)LogicLock(

4、b)ChipEditor(c)DesignPartitionPlanner三：判断题（每题2分，共10分）1.对Quartusll设计项目的约朿条件越多，项目编译所需的时间有可能越长。（）2.只有设计项FI完全完成之后，才能验证FPGAI/O管脚布局的正确性。（）3.在加入了SignalTapII的项目屮，只要使能了上电触S（Power-UpTrigger）,器件编程后无需触发条件即可立即捕获到数据。（）4.一个LogicLockIX域其实是一种布局约束，可以在目标器件上定义任意物理资源的矩形区为LogicLock区域。（）5.AlteraFPGA中只能

5、加入单个NiosII软核处理器。（）四.简答题（每题10分，共50分）1.在PLD设计流程中,功能仿真（Functionalsimulation）与时序仿真（Timingsimulation）的主要区别是什么？答：(包含下面的基本意思即可)1.典型的PLD设计流程包括哪些?答：2.QuartusII软件有儿种设计输入方法?答：4•图(a)和图(b)是同一设计的两种时序逼近底层图(TimingClosureFloorplan),请问：图(a)和图(b)那种性能应该更好，为什么？•/TiaiacHi只■._X□mniwnunnwoinnnnnnisEE三LE

6、E三星座谢映射檢块wnpwwnnwwBSS^SESESESSTT^^fl^*1*,〜Heca«Re0^'hr•八s■八g,UUUIUUU^玄TiaiecClorwr«FleerplanCP1WCT4K5II'liJ^lFFI航戸i卜；WWhJ?

7、h^.OIDDOnII'图(a)图⑹答：(首先要回答(b)性能更好，原因中只要提到逻辑锁定(或LogicLock)技术即可)5.可编程逻辑器件中实现数字信号处理(DSP)算法是串行实现还是并行实现的？Altera的DSPBuilder模块是嵌入在什么工具屮来实现系统算法设计和FPGA设计相互集成的？