锁相环频率合成器设计

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1、.桂林理工大学博文管理学院实习报告实习名称：锁相环频率合成器的设计专业班级：通信工程08班学生姓名：蒙怡运学号：80809140指导老师：唐超尘实习时间：2010年11月29日至2010年11月30日...锁相环频率合成器的设计1方案设计在本系统中需要用到高性能的频率源作为混频信号的本振。频率合成器的方案主要有三种：直接式、间接式和直接数字频率式。直接式频率合成尽管有频率转换快的优点，但是其体积大的弱点无法适应现代系统要求。直接数字式由于其工作频率较低且成本昂贵也不宜采用。间接式频率合成技术是运用锁相和数字分频器相结合的技术对信号频率进行四则运算，谐波分量是利用

2、锁相环的窄带滤波特性加以滤除的，由于它不采用传统的谐波发生器、倍频器等器件，从而使频率合成器结构简单，造价低，并且有良好的相位噪声特性，所以我采用间接式频率合成方案。间接式频率合成器的具体实现方案由很多，主要有混频锁相式、取样锁相式和数字分频锁相式三种。我采用的是数字分频锁相式的。其原理方框图如图所示：图1锁相环频率合成器原理图本电路由晶体振荡器、单片PLL、环路滤波器、相位补偿、VCO等组成。由于频率综合器要求较高的频谱纯度、捷变速度和频率点数，我采用了单片PLL中包含双模式的鉴频鉴相器，它具有既能降低相位噪声的模拟工作状态，又能提高鉴相频率，增加环路带宽的数

3、字工作状态的双重功能，也即当环路进行频率捕捉时，它以鉴频工作方式工作，当进入相位锁定区域，就转为鉴相方式工作，所以它能够使环路快速自动入锁，无需扩捕电路。因此，在电路设计过程中，不需要加入频率预制时间，这样有助于提高频率捷变时间。同样，也能降低相位噪声。...另外，对于输出频率大于2GHz的本振源，采用倍频法来得到微波毫米波段的输出信号。需要在锁相环的输出后附加微波毫米波倍频组件，以得到更高的频率。2各电路部件的实现2.1单片PLL为了满足小体积的要求，我采用单片PLL频率合成技术，单片PLL频率合成技术是现代频率合成技术的一大革命，它使得P、L、S波段实现小型

4、化、低相位噪声频率合成器成为可能。在本方案中，我采用Q3236来实现。美国QUALCOMM公司推出的Q3236单片PLL芯片，其性能优良，工作频率在0～2GHz，除此之外，Q3236还具有以下特性：1)内设前置÷10/11分频器2)输入灵敏度范围-10dBm～+10dBm3)鉴相器增益高达302mv4)输入驻波比小于2：15)程序控制端口TTL/CMOS兼容，8bit串行的或并行的数据线6)锁定指示7)参考分明比在1～16之间8)2～128分频器的工作频率可达300MHz，90～1295分频比的工作频率可达2GHzQ3236还包括以下几个功能部件：1)高速参考信

5、号线性接收管和高速VCO的输出信号的线性接收器2)可以高频工作的÷10/11双模前置分频器3)由M和A计数器组成的吞脉冲计数分频器4)可编程的参考分频器5)数字鉴频/鉴相器6)锁定/失锁检测电路7)TTL/CMOS兼容的并行接口和8位数据总线接口使用Q3236来实现锁相环路，只需外加一阶环路滤波器和VCO，参考分频比和分频比均采用外部控制模式。...2.2程序分频器由÷10/11双模前置分频器和由M和A计数器组成的吞脉冲分频器组成的程序分频器是频率综合器中的一个关键部件，它的可变分频器通过一定的微处理程序控制来设置和改变。在微波频率综合器中，为了提高分频器的工作

6、速度，一般采用中规模集成电路的吞脉冲分频器。针对限制设置式程序分频器最高工作速度的两个因素：个位数的计数串行连结，个位数计数直接承接最高速脉冲；每一次计数循环都必须经过预量，以使各个可变十进制计数器重新获得关于尾数的信息。吞脉冲程序分频器采用脉冲吞除技术对此进行了改进，它将个位与十位可变十进制计数器并行连接，同时把个位计数所完成的记录尾数与除十两个任务结合起来，因此不需要中间预置操作。目前，吞脉冲技术是使用比较普通的一种，它可以使数字分频器的工作频率提高到微波波段。在本方案中，VCO的输出频率范围一定，因此分频器的控制码部分采用预置定标模式，就是同时采用了M计数

7、器和A计数器，则输出频率与鉴相频率的关系为：f/f=（M+1）×10＋A,A≤M+1,M≠0由于N取值范围确定，则可分别求出M和A与N每个值所对应的值。2.3环路滤波器在环路中，我采用有源比例积分滤波器。其电平偏移是通过将高速运算放大器结成差动方式来实现的。滤波器的作用是抑制基准频率等信号，不使它们漏至后面的积分器上。...图2环路滤波器电路原理图这里，我在一般的有源比例积分滤波器之前加了一级辅助滤波器（RC地同滤波器），目的在于滤除ωr成分的纹波电压。由于低通滤波器是时延网络，它的加入会改变原环路的开环频率特性G(jω)的振幅和相移，设计不当，有可能使原来的二

8、阶环变成三阶环，严重时可