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1、北京工业大学实验学院2013—2014学年第1学期数字电子技术I（A》卷课程试卷适用专业：电子信息工程考试方式:（闭卷）考试时间:2013年12月30日班级学号：姓名：成绩得分登记（由阅卷教师填写）题号—*四五七分数考生须知：⑴答卷前务必首先写清班级、学号和姓名;⑵试题请做在规定处；装订的试卷不得随意拆散，自行拆散成绩以零分记。一、选择题（每小题2分，共20分）。（D）1.N个触发器可以构成最大计数长度为。A、NB、2NC、N2D、2N（C）2.下列几种门电路中，输出端可实现线与功能的电路是oA、传输门B、异或门C、OD门D、三态门（A）3.下列描述不正确的是。A
2、、时序逻辑电路某一时刻的电路状态取决于电路进入该时刻前所处的状态。B、寄存器只能存储小量数据，存储器可存储大量数据。C、主从JK触发器主触发器具有一次翻转性。D、将移位寄存器首尾相连可构成环形计数器。（D）4.在四变量卡诺图中，逻辑上不相邻的一组最小项为。A、ml与m3B、m4与m6C、m0与m8D^m2与m8（D）5.已知逻辑函数Y=AB+AC+BC,与其相等的函数为。A、ABB、AB-^-ACC、AB-^BCD、AB+C（a）6.电路如下图1（图中为下降沿jk触发器），触发器当前状态为“101”,请问时钟作用下，触发器下一状态为oA、“IIO"B、'TOO"C
3、、“010"D、"000"D)7.下列描述不正确的是。A、异步时序电路的响应速度要比同步时序电路的响应速度慢。B、时序电路必然存在状态循环。C、T触发器、JK触发器均具有状态翻转功能。D、主从式触发器能有效克服同步触发器的空翻现象。A)8.图2所示电路为由555定时器构成的为。A、施密特触发器B、多谐振荡器C、单稳态触发器D、T触发器>11]0.3KC)9.图3为TTL逻辑门，其输出Y为A、0B、1C、A+BD、A・BA)10.逻辑函数Y(A,B,C)二工(0,2,4,5)的最简与或非式为A、AC+ABB、AB+ACC、AC+ABD、AB+AC+BC二、简答题(每
4、小题5分，共10分)。1、将r(A,B,C,D)=》m(2,4,6,7,12,15)+工d(5,10,13,14)化简为最简与或形式,方法不限。答：Y=B+CD2、分析图4由74LS160(异步清零、同步预置)构成的计数器为儿进制计数器，画出有效状态转换图。答：为四进制计数器，状态转换图如下:0011—01000110—01011CP1DoD]D2D3广EP°ET74160LDCP—恳QQQQKd：))——1&、——图4A三、（10分）下图5电路均由TTL门组成，Ron=2K,ROFf=0.7K,试分别写出输出函数的表达式。答：X=A・l+B+C・0=A+B（5分
5、）Y2=AB+AC（5分）四、（10分）阅读下段VHDL程序，改正程序中的1个错误之处,说明描述的是什么电路，并计算当a=0100,b=0110时的结果。LibraryIEEE;UseIEEE.std_logic_l164.all;UseIEEE.std」ogic_unsigned.all;EntityabedisPort(a,b:instd_logic_vector(3downto0);result:outs(d」ogic_vector(4downto0));Endabed;Architecturertlofabedisconstantadjnum:intege
6、r:=6;signalbinadd:std_logic_vector(4downto0);variabletmp:integerrange0to6;Beginbinadd<=a+b;process(binadd)beginifbinadd>9thentmp:=adjnum;elsetmp:=0;endif;result<=binadd+tmp;endprocess;Endrtl;答：4位BCD码加法器(5分)。语句variabletmp:integerrange0to6;定义位置错误，应该在进稈中定义变量，即将该语句放在process(binadd)及begin之
7、］'可(3分)。当a二0100,b=0H0时，result=10000(2分)。五、（15分）74LS161电路符号及功能表如图6所示，其中CP为时钟输入，Y为输出。试:1、用清零法实现八进制计数器，画出电路图;2、用置数法实现计数态序为6・12的七进制计数器，画岀屯路图及CP与Q3端波形图。Q3Q2QiQoCTPcoCTt74LS161CRLDCPD3DzDiDo输入输出CRLDCTpCTrCPD：DqQyQ:QiQq0xxxxXXXX000010xxtd、dzdi(Jqido1101xXXXX保持11x0XXXXX保持1111fXXXX计效图674LS161电
8、路符号及其
