机载雷达高速检测模块设计

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1、硕士学位论文摘要随着FPGA技术的发展，尤其是专门用于数字信号处理单元在FPGA中的集成，以多MAC运算单元的并行结构在高速数字信号处理方面具有突出的优势。DSP在根本上适合串行算法，且多处理器系统非常昂贵，同时DSP只适合粗粒度的并行运算。然而FPGA可以于片内实现细粒度高度并行的运算结构。首先阐述了项目研究的背景以及目前国内外的研究现状，介绍了Virtex．6系列FPGA的硬件结构特点并详细讨论了DSP48E1、CLB和相关IP核的原理及用法。针对雷达检测模块对高速采样信号进行实时处理的要求，采用Virt

2、ex．6xc6vsx315t．1ffl759的FPGA芯片作为核心芯片，设计了雷达检测模块的IP(InterllectualProperty，IP)核。雷达检测模块的工作流程是将一路采样率为4GS／s的雷达信号分成16路采样率为256MS／s的信号，在IP核内以流水线形式完成雷达信号与特征库信号的实时相关计算，计算结果以严格的要求时序分16路按每路250MHz／s的速度输出给后续模块。设计采用快速相关计算方法，在FPGA芯片内构建8个乒乓结构的流水式FFT硬件计算电路，每两路实数信号构成一个复数信号进入一个F

3、FT电路，利用实部与虚部的依赖关系将FFT处理后的信号分开，再在频域里与特征频谱共轭信号相乘，最后IFFT得到两信号的相关计算结果。其中，采用重叠相加法计算以满足信号流水处理的需要。在模块设计过程中，先通过MATLAB进行了算法的架构设计和误差分析，随后进行逻辑代码编写和仿真，最后对整个模块布局布线、时序分析并讨论了设计中为满足时序要求进行的改进。最终调试后，设计的IP核满足所耗Virtex．6xc6vsx315t．1ffl759的DSP48E1不能超过950个、BlockRam不能超过65％、工作频率为25

4、0MHz、计算误差不超过2％、有效数据输出距有效数据输入的时钟间隔不能超过5k个时钟周期等设计要求，圆满地完成了设计任务。关键词：重叠相加法；现场可编程逻辑阵列；快速傅立叶变换；快速相关II机载雷达高速检测模块设计AbstractWiththedevelopmentoftheFPGAtechnologyandspecificalunitofdigitalsignalprocessingintegratedintheFPGA，theparallelstructurewithmanyMACcomputinguni

5、thasobviousadvantagesinthehigh-speeddigitalsignalprocessing．WhiletheDSPisonlysuitableforcoarse—grainedparallelcomputing，DSPisfundamentallysuitablefortheserialalgorithm，andmulti-processorsystemisveryexpensive．However，FPGAcanachievefine—grainedhighlyparallelc

6、omputingstructuresinthechip．Firstthisarticledescribesthebackgroundoftheresearchprojectandthestatusofdomesticandforeign，introducesthehardwarestructuralfeaturesoftheVirtex-6FPGAanddiscussestheprincipleandusageoftheDSP48E1，CLBandrelatedIPcoreindetail．Becauseof

7、thereal-timeprocessingrequirementsforhigh—speedsamplingsignalforradardetectionmodule，theIPcoreofradardetectionmoduleisdesignedbytheFPGAchipofVirtex一6xc6vsx315t-1ffl759．Theworkflowofradardetectionmoduleiswhichtheradarsignalwithsamplingrateof4GS／sinoneroadisd

8、ividedintosignalswithsamplingrateof256MS／sby16roads．Thesignalwithsamplingrateof256MS／scompletesreal-timerelatedcalculationwiththefeaturelibraryintheformofpipelineandtheresultisoutputtofllow-upmoduleby1