进位保留加法器

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1、Carrysaveadder详细设计版本1.0日期：2014年2月28日版本信息版本日期描述作者V1.010/01/20111设计目标1.1功能定义本文描述8位进位保留加法器，即：将进位单独输出，将其和分离。1.2引脚描述1.2.132bit前导零单元与前一级的接口定义表2.232bit前导零单元与前一级的接口信号引脚名称类型位宽功能描述A,b,c_inI4a.b为4bit输入，c_in为低位进位1.2.232bit前导零单元与后一级的接口定义表2.232bit前导零单元与前一级的接口信号引脚名称类型位宽功能描

2、述C_out,sumO5sum为两数的和，c_out为进位输出。2模块设计modulecarry(c_out,sum,a,b,c_in);output[3:0]sum;outputc_out;inputc_in;input[3:0]a,b;assign{c_out,sum}=a+b+c_in;endmodulemodulestimulus_carry;wire[3:0]sum;wirec_out;regc_in;reg[3:0]a,b;carrytest_carry(c_out,sum,a,b,c_in);in

3、itialbegin$monitor($time,"c_in=%d,a=%d,b=%d,sum=%d,c_out=%d",c_in,a,b,sum,c_out);#1a=4'b0000;b=4'b0000;c_in=1'b0;forever#1begina=a+1'b1;b=b+1'b1;c_in=c_in+1'b1;endendinitial#1000$finish;endmodule3测试本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路部分用采用sysetemverilog随机

4、验证的方法，并结合覆盖率检测，做到100%验证。4设计开发环境语言级设计：Verilog综合工具：SynopsysphysicalcompilerFPGA设计和仿真工具：ISE13.2，synopsysVCS布局和布线工具：appllo,模拟设计和仿真工具:hspice,寄生参数提取和仿真工具:star_simRC5设计开发计划序号时间工作内容说明1