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1、2013年电子系统设计考试试题--考试时间21号56节--公共409一、填空题1.Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。2.用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。3．在case语句中至少要有一条default语句.4.已知x=4’b1001,y=4’0110
2、,则x的4位补码为4’b1111，而y的4位的补码为4’b0110.5.两个进程之间是并行语句。而在Always中的语句则是顺序语句。二、简答题1.怎样理解在进程语句中，阻塞语句没有延迟这句话？答：这是因为在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句也是有延迟的，这是因为因果系统都有延迟，只是阻塞语句的延迟比非阻塞语句的延迟小于若干个数量级，因此可视为没有延迟。2.在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？答：在进程中，只有当敏感信号是边沿触发（即
3、上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。3.为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？答：这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它与高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只能支持次数确定的循环，即对于一个具体的芯片，其延迟只是一个定值。4．Verilog HDL语言进行电路设计方法有哪几种?答：①自上而下的设计方法（T
4、op-down）；②自下而上的设计方法（Bottom-Up）③综合设计的方法。5．specparam语句和parameter语句在参数说明方面不同之处是什么?答：1.specparam语句只能在延时的格式说明块（specify）中出现，而parameter语句则不能再延时说明块内出现。2.由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数可以是任何数据类型的参数。3.由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义
5、的参数则可以在模块内（该parameter语句之后）的任何位置说明。 三、 选择题： 1、下列标示符哪些是合法的（ B） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D ） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ A） A、4’b1101 B、4’b0011 C、4’bxx1
6、1 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D) module code(x,y); module top; paramee delay1=1,delay2=1;４
7、 ……………. ……………………………… code #(1,5) d1(x1,y1); endmodule endmodule A、（1,1） B、（5,5） C、（5,1） D、（1,5） 6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B ） A、a&b=0 B、a&&b=1 C、b&a=x
8、 D、b&&a=x 7、时间尺度定义为timescale 10ns/100ps，选择正确答案（ C） A、时间精度10ns B、时间单位100ps C、时间精度100ps D、时间精度不确定 8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B ） A、current value=1001,a=09 B、current vale=1001,a=9 C、1001,9
