高速异步fifo的设计与仿真 毕业设计

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1、华中科技大学文华学院毕业设计（论文）题目：高速异步FIFO的设计与仿真学生姓名：学号：080110011111学部（系）：信息学部电子科学与技术系专业年级：电子科学与技术2008级指导教师：职称或学位：副教授2012年5月13日45摘要4ABSTRACT5第一章绪论61.1FIFO的研究背景与意义61.2本文的设计任务71.3本文的主要工作和论文安排7第二章主要问题分析以及解决方案82.1如何避免亚稳态产生92.1.1同步器92.1.2格雷码计数器92.2空满标志如何正确的产生112.3小结11第三章EDA开发环境介绍123.1硬件描述语言123.2Modelsim+Synp

2、lify+DC开发环境133.2.1Modelsim133.2.2逻辑综合和综合工具Synplify143.2.3Designcomplier简介153.3设计方法163.4本章小节17第四章高速异步FIFO的设计184.1写指针控制模块184.1.1重要部分代码：184.1.2结构图：194.1.3仿真结果194.2读指针控制模块194.2.1其中重要部分代码：194.2.2结构图204.2.3仿真结果204.3双端口SRAM模块214.3.1.结构图214.3.2仿真图224.4空满信号生成电路224.4.1重要部分代码234.4.2.结构图244.4.3.仿真图244.

3、5结束语25第五章系统的仿真和测试26455.1FIFO的顶层模块仿真波形265.2FPGA综合分析275.3DC综合结果分析28结束语31致谢32参考文献33附录3445摘要在现代的集成电路芯片中，随着设计规模的逐步扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO（FirstInFirstOut）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。作为一种新型大规模集成电路，FIFO芯片以其灵活、方便

4、、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。异步FIFO是一种先进先出的电路，使用在需要数据接口的地方，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本文介绍解决这一问题的一种方法。整个系统的的主要难点是：一是如何同步异步信号，使触发器不产生亚稳态；二是如何正确地设计空、满等信号的控制电路。设计方案围绕这两个难点展开，阐述了异步FIFO的主要组成电路（读控制电路，写控制电路，双端口SRAM电路

5、和空满信号产生电路）。文章介绍说明了异步FIFO电路的背景，设计思路，实现方法等。对传统FIFO电路进行了一些优化，最终确立出了一种通用异步FIFO电路。本论文所设计的FIFO采用VerilogVHDL语言进行描述,并在Modelsim环境下进行了仿真,结果表明了该设计的正确性和可靠性，然后通过synplifypro软件综合出门级网表，最后进行了DC综合，完成了设计的性能报告。设计中主要运用了同步电路和格雷码转换避免亚稳态产生，并且采用精确的空满判断。通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIFO运行稳定，可以很好的应用于异步信号之

6、间的数据传输中。关键词：异步时钟域，FIFO，格雷码，空满信号45AbstractInthemodernICchip,withthedesignscaleenlarged,onesystemoftencontainsanumberofclockdomains.Multi-clockdomainsbroughtoneproblem,whichishowtodesigntheinterfacecircuitbetweentheasynchronousclockdomains.AsynchronousFIFO(FirstInFirstOut)isasimple,fastsoluti

7、on.AsynchronousFIFOcanbeusedtotransmissionthereal-timedatabetweentwodifferentclockdomainsquicklyandeasily.AnewgenerationoftheFIFOchipsbecomeslargerandlarger,thesizeisgettingsmallerandsmaller,moreandcheaperprices.Asanewtypeoflarge-scaleintegratedcircuits,