veriloghdl数字时钟课程设计

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1、课程设计报告课程设计名称：EDA课程设计课程名称：数字时钟二级学院：信息工程学院专业：通信工程班级：12通信1班学号：1200304126姓名：@#$%成绩：指导老师：方振汉年月日第一部分EDA技术的仿真31奇偶校验器31.1奇偶校验器的基本耍求31.2奇偶校验器的原理31.3奇偶校验器的源代码及其仿真波形328选1数据选择器42.18选1数据选择器的基本要求42.28选1数据选择器的原理42.38选1数据选择器的源代码及其仿真波形534位数值比较器63.14位数值比较器的基本要求63.24位数值比较器的原理63.34位数值比较器的源代码及其仿真波形7第二部分EDA技术的综合设计

2、与仿真（数字时钟）81概述82数字吋钟的基本要求93数字时钟的设计思路93.1数字时钟的理论原理93.2数字时钟的原理框图104模块各功能的设计104.1分频模块104.2计数模块（分秒/小时）114.3数码管及显示模块135系统仿真设计及波形图错误!未定义书签。55.1芯片引脚图错误!未定义书签。55・2数字时钟仿真及验证结果165.3数字时钟完整主程序176课程设计小结237心得与体会23参考文献24第一部分EDA技术仿真应用1、奇偶校验器1.1奇偶校验器的基本要求用于检验一个二进制数据中的0或1的个数是奇数还是偶数，然后输出检测结果。当输入字节为8位的A中的1的个数为奇数时

3、输出端odd为高电even输岀高电平，反之odd输出低电平，even输出高电平。1.2奇偶校验器的原理通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。在被校验的数据后加一位校验位或校验字符用作校验码实现校验。1.3奇偶校验器的源代码及仿真波形modulejiou(cvcn_bit,odd_bit,a);input[7:0]a;outputeven_bit,oddbit;assigneven_bit二"a;assignoddbit=~even_bit;endmodule®CompilationRepwt-FbwSummcny

4、远jiouwf◎SimulationRepo

5、rt-SimulationWav...

6、SimulationWaveformsSmul&tionnode：2、2.1P，nikMa$：terTimeBar:15.075ns10.0ns20.0ns15.075nsInterval:

7、2.48m30.0ns■Start:40.0ns■500nsII订nIjirLTLrLrLnrLinruumnjirnmAnjiruinjinjuLrruinnmmmumRn8选1数据选择器J_III~II_Lrn_rn_r"LJ_LJ_LU-kJTTtJ-LrLJ-L_jiruuuuuLJLn_nnnnruiruuuuiruinjirLTLLJVLj

8、rinjinnnnjUTnjnrulLJimnnrnrLmLnjiwLniiiruuiiuiirTnnnriLJLnnjiruLJiiLLUlILTLH数据选择器的基本要求在数字信号的传输中，需要从一组数据选出某一个数据出来，常用的数据选择器有4选1、8选1、16选1等类型。要求设计8选1数据选择器并仿真验证。2.2数据选择器的原理74LS151为互补输出的8选1数据选择器，引脚排列如图3-2,功能如表3-lo选择控制端（地址端）为A2-A0,按二进制译码，从8个输入数据D0-D7中,选择一个需要的数据送到输出端Q,为使能端,低电平有效。16〔15丨14丨山】2〔】11】。

9、9丨

10、VccD

11、可7

12、8

13、使能端=1吋，不论A2-A0状态如何，均无输出（Q=0,=1）,多路开关被禁止。使能端=0时，多路开关止常工作，根据地址码A2、Al、A0的状态选择D0〜D7中某一个通道的数据输送到输出端Q。如:A2AlA0=000,则选择DO数据到输出端,即Q=DO。如：A2A1AO=OO1,则选择D1数据到输出端，即Q=D1,其余类推。输入输出sAeAiQQ1XXX010000DoDo0001Di0010DzDa0011d3D30100瀟0101DsDj0110d6De0111DtD?2.3数据

14、选择器的源代码及仿真波形moduleVcrilogKY,A,DO,DI,D2,D3,D4,D5,D6,D7,G);input[2:0]A;wire[2:0]A;inputDO;inputDI;inputD2;inputD3;inputD4;inputD5;inputD6;inputD7;inputG;wireG;outputY;regY;always@(GorAorDOorDIorD2orD3orD4orD5orD6orD7)beginif(G二二1)Y＜二o；elsecase(