基于vhdl语言的qpsk调制与解调的实现

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毕业设计（论文）题目：基于VHDL语言的QPSK调制与解调的实现年月日 毕业设计（论文）原创性声明本人郑重声明：所提交的毕业设计（论文），是本人在导师指导下，独立进行研究工作所取得的成果。除文中已注明引用的内容外，本毕业设计（论文）不包含任何其他个人或集体已经发表或撰写过的作品成果。对本研究做出过重要贡献的个人和集体，均已在文中以明确方式标明并表示了谢意。论文作者签名：日期：年月日学位论文版权使用授权书 本学位论文作者完全了解学校有关保障、使用学位论文的规定，同意学校保留并向有关学位论文管理部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权省级优秀学士学位论文评选机构将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。本学位论文属于1、保密□，在_____年解密后适用本授权书。 2、不保密□。（请在以上相应方框内打“√”）论文作者签名：日期：年月日导师签名：日期：年月日 山东英才学院2015届本科生毕业设计（论文）目录摘要IAbstractII1绪论11.1数字调制解调技术11.2研究内容及意义12MPSK的调制原理22.1二进制移相键控（BPSK）22.2MPSK调制与解调的原理22.3QPSK调制原理33系统设计53.1QPSK调制系统53.1.1成型滤波器53.1.2QPSK信号的载波调制53.1.3QPSK的星座图53.2调制解调设计63.2.1QPSK调制原理63.2.2QPSK调制电路框图63.2.3QPSK解调原理73.2.4QPSK解调电路框图84系统实现94.1硬件描述性语言94.2软件开发工具104.3调制模块104.2解调模块105程序实现与仿真125.1工程的建立125.2调制程序仿真135.3解调程序仿真15结论18参考文献19附录22 山东英才学院2015届本科生毕业设计（论文）基于VHDL语言的QPSK调制与解调的实现摘要：随着当今世界信息化的飞速发展，各国对通信行业都加大了支持。以及当前我国3G、4G行业正蓬勃发展，国家又是倡导三网融合。各运营商都在积极扩展自己的业务。客户对其而言也就有了更高的要求、更高的质量。调制解调技术在信息的传递中起着非常重要的作用，是通信的的基本构成和核心要素。通信是为了给双方或多方传递信息，所以衡量通信的好坏，要看接收的准确率和速度，并且有着高的准确性（低误码率）和可靠性。因为QPSK调制系统的误码率相对低一些，而且它的传输速率较高，有明显的解调优势，所以在移动或者其他通信系统里面，广泛地使用了QPSK系统，所以其调制与解调技术比较重要。本论文要实现的系统是基于FPGA硬件系统的，运用VHDL语言进行编写程序，从而实现QPSK（四进制相移键控）调制解调的功能，而且对整个QPSK系统做出了时序波形的仿真。通过得到的仿真时序图的仿真结果可以更清楚的了解到QPSK调制与解调的原理，可以验证本论文是正确的，而且具有可实用性。关键词：QPSK；调制解调；VHDL；误码率3 TherealizationofQPSKmodulationanddemodulationbasedonVHDLAbstract:Withtherapiddevelopmentoftoday'sworldtheinformationization,countriesareincreasedthesupportforthecommunicationsindustry.AndthecurrentChina's3G,4Gindustryisbooming,countriesandadvocatethetripleplay.Theoperatorsareactivelyexpandingtheirbusiness.Customersforitsalsohavehigherrequirements,higherquality.Demodulationtechnologyisabasicandcoreofsignaltransmission,goodcommunicationcanquicklyandaccuratelyconveycustomerinformation,andhasahighaccuracy(Lowbiterrorrate)andreliability.QPSKdemodulationtechnologywithitshighrateofdemodulation,lowbiterrorrate,iswidelyusedinthefieldofCDMA.ThispaperdesignisbasedonFPGA,usingVHDLhardwaredescriptionlanguageprogrammingtorealizetheQPSK(quaternaryphaseshiftkeying)modulationdemodulationfunction,andtothewholeQPSKsystemtimingsimulation,simulationsequencediagram.Thesimulationresultsshowthatthevalidityandfeasibilityofthedesign,moreclearunderstandingtotheprincipleofQPSKdemodulation.Keywords:QPSK;Modulatoranddemodulator;VHDL;Biterrorrate2 1绪论1.1数字调制解调技术数字调制技术，使在有限的带宽内的高速数据传输能够实现，虽然调制技术最开始的发展是起始于模拟信号调制技术的，但随着数字通信的发展，在可靠性方面，和模拟调制相比有了很大的提高。数字调制信号，也被称为键控调制信号，其载波特征包括三个变量：频率，相位和幅度。基带信号由于各种因素，不适合在信道中传输，所以需要另外添加信号，称为载波，它也是余弦信号，具有幅度、相位和频率变化特征，而使基带信号的这三项特征相对于载波变化，这就是调制过程。数字调制技术对应于基带传输和频带传输，根据要把基带信号转变成信号的进制的不同，又可以把调制统细分成两种方式，他们分别是二进制的数字调制方式和（M进制）多进制的数字调制方式。在调制系统中通常见到的二进制的调制方式有：二进制频移键控(2FSK)、二进制移相键控(BPSK)等，此外，常见的多进制的调制方式包括：QPSK、MQAM等，MQAM调制是指正交幅度调制。之所有要进行多进制调制，和二进制调制相比，是因为这种调制方式能够更好地利用频带，而在工程中运用最多的一种调制方式是QPSK（4PSK四进制移相键控）[1]。1.2研究内容及意义数字调制解调技术在现代通信技术具有十分重要的意义，特别是在数字通信中，也有着非常重要的作用。而在当今的通信行业的发展中，数字通信技术不仅仅限制于DSP、嵌入式系统了，现在经常的出现FPGA，利用FPGA进行数字通信的实现，这是现代通信飞速发展的一大特征，具有必然性。数字调制技术将不适合在信道中传输的二进制符号信息进行转变成适合传输的信息，所以为了实现这一目的，就必须使用滤波器，使其转变成适合传输，和信道特点匹配的波形，为了达到更好的传输，这是数字调制技术的目的。所以，数字调制与解调技术是通信发展的关键因素，它的进步与发展在数字通信技术中有着十分重要的作用。数字信号对载波的调制方法类似于模拟信号对载波的调制方式。相移键控利用载波的相位调节基带信号[2]，这种载波相位调制的方法，使基带信号按照一定的规律进行跳变。现代的数字通信系统中，误码率和抗噪声的性能是判断一个通信系统优劣的依据，因为PSK系统和ASK系统相比，在抗噪声的性能方面具有明显的优势，虽然FSK系统随着M的增加，系统各方面的性能明显增强，但是FSK系统占用频带范围太宽，频带利用率很低，而PSK在满足良好性能的前提下，和FSK系统相比较，PSK系统有很高的频带利用率。所以，在中、高速的数字通信系统中MPSK能够得到广泛的使用。本文中所描述的是QPSK系统设计以及基带信号的调制，并调节输出QPSK信号的过程，它是基于FPGA的。QPSK系统的调制功能和解调功能的实现过程是运用VHDL语言进行编写译码。在QUARTUS21 II9.0下进行了调制与解调程序的编译，并进行了时序波形仿真。其仿真结果正确性体现了本设计的可行性。2MPSK的调制原理2.1二进制移相键控（BPSK）二进制数字序列随机列控制二进制相移键控载波信号的调制方法是二进制移相键控（BPSK），有时用2PSK表示。接下来进一步分析对二进制移相键控（BPSK），它的载波的相位有和两种，就是分别用数字1和0来表示。其表达式如下所示：其中，表示二进制随机序列，在理想信道下BPSK的最佳接收是采用的带通匹配滤波器或者相关解调器进行解调的，并进行最佳检测的。实际的信道传输通常是在限带的加性高斯白噪声信道条件下，通常采用相干解调的方法进行解调，即匹配滤波器的相干解调。2.2MPSK调制与解调的原理M进制的移相键控调制又被称为M进制数字相位调制，都可以指代为MPSK和MDPSK两种调制方式，它们属于MPSK，根据相邻的信息符号的是否有联系，划分为绝对相位调制和相对相位调制，它们是二进制调制的延伸。M进制移相键控的原理是根据不同的载波的相位，即由多种相位代表不同的信息的方法。设载波为，对基带信号进行调制分析，，则MPSK调制信号的表达式如下所示：其中，是高度、宽带分别为为1、Tb的矩形窗函数，代表的是进制中的一个码元的时间间隔，是第n个码元的相位，对于二进制，即（）bit码元的持续时间有M种不同的取值[3]。设：，由上分析，可简化为：，所以，MPSK信号能够看成是将基带信号分成两路，然后分别进行MASK(M进制振幅键控)调制，最后将得到的两路MASK信号进行相叠加得到。在MPSK的工程设计，通常产生信号所采用调制方法是正交的。实际调制图如图2-1所示：21 串/并变换二进制序列单/双极性变换单/双极性变换I(t)Q(t)ba移相90°cos2πftMPSK信号图2-1正交调制MPSK信号MPSK信号的解调可以使用类似于BPSK信号的相干解调方法进行解调。这是由于MPSK信号能够看作是将两个信号合成的，它们是两路正交的信号[4]。MPSK信号相干解调器的原理是把MPSK信号分为两路，各自和两个相互正交的相干载波相乘，在QPSK调制中通常利用和同相位的正余弦相乘，然后再从解调出来的信号中分离出信号的两个低频分量a和b，最后通过并/串变换，就可以实现恢复原始的二进制数字基带信号，可以认为是上述调制过程的逆过程。在实践中，MPSK信号的最佳接收机框图如下图所示：输出联合判决图2-2MPSK最佳接收机框图2.3QPSK调制原理四相移相键控（QPSK）调制具有频谱特性好、抗干扰性能强等突出优点，并且因为其传输速率高、频谱利用率高，从而在很多领域得到了广泛采用，例如广播、移动通信、卫星电视等。QPSK调制，是一种特殊的MPSK的调制，即当取M=4的时候[5]。QPSK是用四种不同的相位来表示二进制数字信息序列的。21 首先，将输入的二进制数字序列进行串/并转换变成两路并行信号，即将每比特的二进制信息合并为一组，然后再用4种不同的载波相位来表示它们。例如，设输入二进制随机序列为10110110，为了能够分别用4种不同的相位去表示它们，则可以把它们两两分组，可得10，1l，01，10。最后，分别表示每一种载波相位，所以，每个四进制码元是由2bit信息组成的，并且每2bit信息表示一种载波的相位[6]。有上述分析可知，由两个BPSK信号经过转变叠加，可以合成产生QPSK信号，所以QPSK调制的产生方法如图2-3所示：串/并转换逻辑选相电路串/并转换输出四相载波发生器0°90°180°270°图2-3相位选择法的组成方框图BPSK信号与QPSK信号误比特率的比较：BPSK的误比特率为：QPSK的单支路的误比特率为：QPSK的平均误比特率为：21 3系统设计3.1QPSK调制系统3.1.1成型滤波器在现代数字通信中，频谱范围有限，为了保证信号在信道中更好地传输，基带信号要在发送端经过处理，通常指的是使其通过滤波器进行成型，为了更好的利用信道，也要对其进行限带处理，因此便可能会引起码间干扰。因此，为了保证传输的错误率是最低的，为了尽量减少符号间干扰。根据Nyquist第一准则，只要信号整形后可以在采样点的值保持恒定不变，即使波形变化，也可以在判决后恢复原始信号，这是因为所要的信息全部包含在采样点的幅度上了[7]。满足奈奎斯特第一准则，在实际理想限带的信道中传输，通常选择使用成型滤波器是根升余弦滤波器，在发送端选择发送滤波器的根升余弦滤波器，接收端采用的是相匹配的根号升余弦匹配滤波器，它的冲激响应的时域表达式如下：其频域响应为：其中是输入信号的周期，指的是系统的滚降系数。3.1.2QPSK信号的载波调制QPSK信号有00、01、10、11四种不同的状态。根据输入的二进制数字序列，每两个码元分为一组，由两个正交的BPSK信号组成，再由组合的情况，由载波的四种不同的相位来分别表示。QPSK每次的调制过程可以传递2bit信息[4]。3.1.3QPSK的星座图在实际中为了方便QPSK信号的表示，通常采用星座图表示，也被称为矢量图。它可以表示各个符号（用2bit信息表示，即分别用00，01，10，12）之间的相位关系和幅度关系，这些符号分别代表了QPSK信号的四种不同的相位，且相邻两个相位之间是呈相互正交的关系，对于的情况，其星座图如图所示：21 1011010045°参考相位11参考相位100001图3-1QPSK的星座图在上面的星座图中，通常默认初始相位为0。3.2调制解调设计3.2.1QPSK调制原理通过上文的具体分析，QPSK信号有四种状态。因此，需要先把输人的二进制随机数字序列进行分组，即两个两个的，将码元分为一组一组的。所以，根据相位的不同，它们有四种表示方法，分别表示QPSK信号的四种状态。QPSK调制信号发生器如图所示。输入的二进制序列是串行的，要得到两路速率减半的并行的二进制序列就要经过串/并转换，再通过低通滤波器（LPF）进行限带滤去多余噪声等成分，转换后变为两个双极性的二电平的信号，分别用和来表示，最后分别跟和相乘，QPSK信号是它们分别相乘之后的总和。QPSK信号串并转换二进制序列LPFLPFI(t)Q(t)ba移相90°cos2πftBPF图3-2QPSK调制电路框图3.2.2QPSK调制电路框图基带信号经过串/并转换，得到两个并行的信号，通过四路选择开关根据载波相位数据选择，然后输出相应的波形，即得到的就是已调制的QPSK信号。基带信号x，clk是调制系统的时钟信号,start是使能信号,QPSK调制电路框图如图所示：21 调制信号yclkstart基带信号x分频串/并转换四选一开关90°270°0°180°图3-3QPSK调制电路在图3-3中，clk、start、x是输入信号，，输出信号y是已调的QPSK信号，clk信号分频为4种不同相位的载波，分别是、、、。3.2.3QPSK解调原理在QPSK解调设计中，通常使用相干解调，在QPSK进行相干解调的解调过程中，首先将QPSK信号通过带通滤波器滤波，以减少其中的噪声或者干扰信号分量，再将正交分量以及同相分量各自通过两个低通型的滤波器进行滤波，得到、，最后经过联合判决，以及并串转换后就能够得到原来的二进制信息。对解调过程进行具体分析，设已调信号表达式为：其中分别为同相分量和正交分量，为载波角频率。进行相干解调后，同相分量相乘后可得：同理，正交分量相乘后结果为：两路相乘以后的信号通过后，可得输出信号：21 3.2.4QPSK解调电路框图对QPSK信号进行解调时，当调制信号为低电平时，并且使能信号使能的条件下，在clk时钟信号上升沿到来时，计数器开始计数，计数的值由译码器1完成相应的译码，然后将结果送给加法器。然后，加法器根据得到的值进行运算，并把运算结果再送入到寄存器，此时，译码器2根据寄存器里的数据进行译码输出，再将输出的两路并行信号经过并/串转换后就可完成解调工作，解调恢复原始的基带信号。基带信号yclkstart调制信号x计数器并/串转换加法器译码器1译码器2图3-4QPSK解调电路组成21 4系统实现4.1硬件描述性语言在EDA技术中描述电子组成有专门的表示方法，其中最主要的表达方法就是硬件描述性语言，在一定的基础上才可以实现电子系统的设计，它的载体是可编程逻辑器件，运用EDA技术进行电子智能化系统设计的自动化工具是软件开发工具。在各类EDA电子系统设计的描述方法中，硬件描述语言是其中最能反映EDA优势及特点的描述方法，算法的实现、各种约束条件和电路结构的选择等等,通常需要HDL可以描述系统的结构和系统功能的行为。一般使用HDL类似于高级语言,编写HDL的程序还需要使用编译器检查语法、语义,然后转换成一个一个具有某种数据格式的中间量，因为硬件描述语言程序的结果是产生实际的硬件，所以它的编写和执行与其他高级语言不同，HDL语句有并行处理的，这是实际情况和相应的硬件。另外，如门、连线、触发器等的数目都是在用HDL语言编写程序时候，需要注意的硬件资源的消耗问题，因为编写程序的最终目是要通过这些语句来描述电路，不管是用if语句还是case语句，还是用always还是assign。比如如果要实现程序所描述的某种逻辑功能，硬件资源的消耗将会变的非常庞大，就会出现有时候在编译时，尽管HDL程序在语法、语义上完全正确，但是并不生成相应的实际的硬件，原因就在于此[8]。目前主要有Verilog-HDL语言和VHDL语言两种HDL语言。本文是基于VHDL语言设计的，所以对VHDL语言进行简介。摘要描述语言具有较强的语言能力，覆盖范围广，它可以实现相同的逻辑功能是多层次的描述，如描述的电路结构和寄存器级，同时也可以对电路级的功能和性能进行描述。而且VHDL语言支持硬件设计、验证、综合和测试[9]。不管是哪个级别的描述，具体的硬件结构都是能够运用综合工具由描述转变而成的。VHDL语言包括实体和结构的基本结构，以及完整的封装的基本结构也包含配置，数据库等等。使用硬件描述语言(VHDL)对于复杂的电路设计,通常使用自顶向下的结构化的设计方法，这是因为VHDL语言的描述功能比较丰富。VHDL还具有以下优点：1、语言可以成为高水平设计的核心原因在于其广泛的描述能力，将是电子系统的功能实现的设计和调试的主要组成部分，降低能源成本的物理实现。2、语言不依赖于特定时期，转换过程方便。VHDL作为一个标准语言使用，被很多的EDA行业的公司所支持，它具有很好的移植性。用VerilogHDL语言，VHDL语言是一种高级描述语言，适用于高效，先进的模拟电路综合，综合效果更好。不同的是，VerilogHDL语言是一个相对较低的描述性语言，在门级电路描述和容易控制电路中已经广泛的应用。总之，相比之下VHDL语言比较有优势。21 4.2软件开发工具本文设计所采用的是QuartusII9.0软件，和MaxplusII软件一样，都是Altera公司推出的软件的EDA软件工具，并广泛使用，是主流的EDA软件[9]，除此之外还有Xilinx公司的相关软件。其基本功能的FPGA软件介绍是一样的，主要的区别是，它们用的目标芯片是不一样的，由于设备的性能的优点和缺点。本论文设计是基于Altera公司的新推出的QuartusⅡ这款EDA软件平台工具，所以主要介绍该软件的情况。Quartus支持VHDL语言，设计工具的VerilogHDL语言，并嵌入在VHDL和VerilogHDL第三方工具，逻辑合成器，所以选择使用这些工具来完成VHDL或Verilog程序，如FPGA编译，因为它有一个更好的综合效果，QuartusⅡ也能够直接调用上述的第三方工具[9]。除此之外，QuartusⅡ自身也有能够进行仿真的功能，并且也支持如Modelsim等工具的仿真，QuartusⅡ还可以和SOPCBuilder相结合，实现其系统的开发[5]。4.3调制模块在基带信号的设计先通过串并转换，然后由两位并行数据信号到一个对应的载波四开关选通输出相位，我们可以得到一个QPSK调制信号。载波相位、载波波形以及载波符号关系如下表所示：表4-1调制信号说明“00”0°f3“01”90°f2“10”180°f1“11”270°f0从表4-1中分析可知，QPSK信号的载波相位与两位并行码元之间的关系是恰好符合格雷码的相位逻辑关系，两位符号对应的相邻四二进制符号只有一个二进制符号是不同的，即每次变化一位。4.2解调模块在设计中，使基带信号先通过串/并转换，然后由两位并行信号数据对四选一开关进行选通[10]，输出相应的相位的载波，就可以得到QPSK信号。载波与加法器对应关系如下表所示：21 表4-2解调信号说明0°0+0+2+3=5“00”90°0+1+2+0=3“01”180°1+1+0+0=2“10”270°1+0+0+3=4“11”在调制与解调中使用用格雷码的映射关系具有突出优势：即在信道传输中如果QPSK信号受到了加性高斯白噪声的干扰，并且在噪声的影响不是特别大的情况下，所接收的载波的相位有可能是错误的，通过解调就会发现是否被错误判决成了相邻的四进制符号，以便进行纠错减小误符率。对于四进制符号的译码，如果是采用格雷码的映射关系时，那么一个四进制符号对应两个比特的二进制位的信息，这样的话，在2bit的符号中只有1bit的符号错误，它可以降低误码率，因此，QPSK希望采用格雷码相逻辑符号映射关系。21 5程序实现与仿真5.1工程的建立理论分析完毕，需要对程序进行编写与调试，用到了QuartusⅡ9.0软件，在完成下载安装后，打开QuartusⅡ9.0软件，QuartusⅡ9.0的主界面如图5-1所示：图5-1软件主界面选择Project-NewProject新建工程，因为设计分为调制和解调两大独立模块，所以新建调制工程和解调工程，并分别命名为TZ_QPSK和JZ_QPSK，如图5-2所示：5-2建立新的工程选择保存文件夹，设置好路径，新的任务建立后得到下图5-3：21 5-3新建好的Project下一步选择File-New依次建立VHDL文件、VectorWaveform文件、BlockDiagram/Schematic文件，并进行保存添加只工程中，后缀分别为.vhd、.vwf、.bdf格式。将写好的程序写入VHDLfile中保存，然后在Assignments中依次对所选芯片的Pins、TimingAnalysisSetting...中进行芯片管脚分配和时钟clock信号的时域约束。如图5-4所示：图5-4调制工程芯片管脚配置在进行完上述步骤的约束后，再进行程序的编译。5.2调制程序仿真在时钟clock信号为上升沿，时start以高电平使能，计数器开始计数，基带信号通过串/并转换后得到两路并行信号，同时将clock信号四分频，四选一开关根据该数据选择相应相位的载波进行输出[10]，从而可以得到QPSK信号。首先对QPSK调制程序进行编译，编译结果如图5-5所示：21 图5-5调制程序编译然后根据QPSK调制程序进行时序仿真，在工程中打开TZ_QPSK.vwf文件，在Name窗口中添加相关的输入输出信号以及中间寄存器。选取仿真时间段为4.5us，设置clk的周期为10ns，clk信号上升沿的时候start信号使能，并任意设置x输入信号的二进制序列，此处仿真输入二进制序列为1011000110111000000010，设置完之后进行保存，最后点击StartCompiling进行仿真，仿真结果如图5-6所示：图5-6调制程序时序波形仿真由编写的QPSK信号调制部分程序，元件例化以及生成的网表电路视图分别如图5-7、图5-8所示：21 图5-7调制模块元件例化图5-8调制模块网表电路原理图5.3解调程序仿真在已调信号为低电平的时，根据计数器的值译码器1送入加法器相应的数据。然后，加法器把运算得到的结果再送入到寄存器。译码器2再由寄存器的数据进行译码，然后两并行信号输出，然后两并行信号和串行转换可以解调后恢复原始基带信号。21 图5-9解调程序编译仿真过程同调制程序的仿真，不同的是，此时的输入信号应为y，输出为x，与调制过程相反，设置输入信号y的以四种波形表示QPSK的四种相位，信号的相位分别是，其解调的结果如下图所示：图5-10解调程序时序波形仿真图中，YY和YYY之间的对应关系为中间信号：2对应“10”，“01，4”3“11”，对应“5对应00”。同理，有编写的QPSK信号调制部分程序，元件例化以及生成的网表电路视图分别如图5-10、5-11所示：21 图5-10解调模块元件例化5-11解调模块网表电路原理图21 结论三个多月的毕业设计马上就要结束了，在老师的细心指导和帮助下，我最终实现了基于VHDL语言的QPSK调制与解调的基本功能。该设计是以QuartusII为开发工具，运用VHDL语言作为编程语言来进行设计实现的。在设计的过程中，遇到过很多的问题，其中包括对VHDL语言代码的掌握不够熟练，以及和QPSK相关的通信原理方面的问题理解的不够透彻，基础知识的不扎实以及运用不自如等一些类问题。但是在老师的帮助下，加上自己不断查阅辅导书学习的过程中，我成功的解决了系统设计过程中遇到的很多问题。当设计仿真成功的时候，我体会到了成功的快乐。经历了这次毕业论文的设计过程，我更加体会到了“书到用时方恨少”这句话的意义，也知道了再以后的学习中要注重与实践相结合，知识不只是在课堂学到的，更多的是在自己的摸索和实践中学得的。如果知识不能很好地运用在生活中，那就变的就毫无意义了。这次设计的成功实现为我以后的工作打下了很好基础，终会令我获益匪浅。然而，随着科学和技术的进步，测量仪表的功能也会越来越完善，应用的领域也会不断拓展，将给我们的生活带来更多的便利。通过这次的设计任务，使我学到了很多东西，知道了不管做什么都可以学到很多的知识，不要为了完成任务才去被动的学习。这次设计使自己的实际操作能力的得到了很好的锻炼，硬件描述性语言有了更深刻的了解，同时也懂得完成一件事必须要坚持不懈，这样才会提高成功的可能性。21 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[17]LászlóVarga,GáborHosszú,FerencKovácsLászlóVarga,GáborHosszú,FerencKovácsDesignProcedureBasedonVHDLLanguageTransformationsVLSIDesign,1999,Vol.14(4)21 致谢通过近一学期的努力，终于完成了大学期间最后一个任务。在这个过程中，把四年所学运用在此次设计中，让我很好的巩固了所学知识。悲喜交加，苦乐同伴的大学生活转眼间就在这几个月的忙忙碌碌中渐渐画上句点。大学四年的生活，虽然走的辛苦劳累，但也不乏激情与活力。老师和同学的帮助，给自己的大学生活增添了亮丽的一笔，成为我一生的宝贵财富。21 附录1.调制实现代码：libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityTZ_QPSKisport(clk:instd_logic;--系统时钟start:instd_logic;--开始调制信号x:instd_logic;--基带信号y:outstd_logic);--调制信号endTZ_QPSK;architecturebehavofTZ_QPSKissignalq:integerrange0to7;--计数器signalxx:std_logic_vector(1downto0);--中间寄存器signalyy:std_logic_vector(1downto0);--2位并行码寄存器signalf:std_logic_vector(3downto0);--载波fbeginprocess(clk)--通过对clk分频，得到4种相位；并完成基带信号的串并转换beginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;f(3)<='1';f(1)<='0';xx(1)<=x;yy<=xx;elsifq=2thenq<=3;f(2)<='0';f(0)<='1';elsifq=4thenq<=5;f(3)<='0';f(1)<='1';xx(0)<=x;elsifq=6thenq<=7;f(2)<='1';f(0)<='0';elseq<=q+1;endif;endif;endprocess;y<=f(0)whenyy="11"else--并行信号赋值语句（条件信号赋值语句）f(1)whenyy="10"elsef(2)whenyy="01"else24 f(3);--根据yy寄存器数据，输出对应的载波endbehav;2.解调实现代码：libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityJT_QPSKisport(clk:instd_logic;--系统时钟start:instd_logic;--同步信号x:instd_logic;--调制信号y:outstd_logic);--基带信号endJT_QPSK2;architecturebehavofJT_QPSK2issignalq:integerrange0to7;--计数器signalxx:std_logic_vector(2downto0);--加法器signalyyy:std_logic_vector(1downto0);--2位并行基代信号寄存器signalyy:std_logic_vector(2downto0);--寄存xx数据beginprocess(clk)beginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;yy<=xx;y<=yyy(0);--把加法计数器的数据送入yy寄存器ifx='0'thenxx<="001";--调制信号x为低电平时，送入加法器的数据“001”elsexx<="000";endif;elsifq=2thenq<=3;ifx='0'thenxx<=xx+"001";--调制信号x为低电平时，送入加法器的数据“001”endif;elsifq=4thenq<=5;y<=yyy(1);ifx='0'thenxx<=xx+"010";24 --调制信号x为低电平时，送入加法器的数据“010”endif;elsifq=6thenq<=7;ifx='0'thenxx<=xx+"011";--调制信号x为低电平时，送入加法器的数据“011”endif;elseq<=q+1;endif;endif;endprocess;process(clk)--此进程根据yy寄存器里的数据进行译码beginifclk'eventandclk='1'thenifyy="101"thenyyy<="00";--yy寄存器“101”对应基带码“00”elsifyy="011"thenyyy<="01";--yy寄存器“011”对应基带码“01”elsifyy="010"thenyyy<="10";--yy寄存器“010”对应基带码“10”elsifyy="100"thenyyy<="11";--yy寄存器“100”对应基带码“11”elseyyy<="00";endif;--caseyyis--when"101"=>yyy<="00";--when"011"=>yyy<="01";--when"010"=>yyy<="10";--when"100"=>yyy<="11";--whenothers=>yyy<="00";--endcase;endif;endprocess;endbehav;24