基于vhdl的hdb3编译码器的设计

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1、基于VHDL的HDB3编译码器的设计专业：姓名：班级：学号：2011-1217目录一、设计课题：2二、设计任务及要求：2三、使用设备2四、设计时间安排：2五、基本原理2六、HDB3码的编、译码器的建模与实现36.1HDB3码的编码规则36.2基于VHDL的编码器的建模及实现36.2.1插‘V’模块的实现46.2.2插‘B’模块的实现56.2.3编码中单/双极性转换的实现86.2.4单/双极性转换的硬件实现96.2.5HDB3码的编码器仿真波形106.3基于VHDL的译码器的建模及实现116.3.1V码检测模块116.3.2扣V扣B模块126.3.3HDB3码的译码器仿真波形13七、参考文献13

2、八、附录138.1附录一HDB3码编码器程序138.2附录二HDB3码译码器程序1617一、设计课题：基于VHDL的HDB3编译码器的设计二、设计任务及要求：1．用VHDL进行HDB3编译码器的建模与设计，完成程序设计、波形仿真与下载测试。2.正确实现HDB3编译码（双极性电平可用二进制代码表示）。3.码元速率可调。（选做）三、使用设备计算机、EDA软件、EDA实验箱。四、设计时间安排：分析课题，完成编译码器的VHDL建模（16周周四周五）；编码器的VHDL编程与仿真（17周周一至周三）译码器的VHDL编程与仿真（17周周四周五，18周周一）整体下载及测试（18周周二）。设计总结及报告（18周

3、周三）。五、基本原理1、HDB3码是数字基带传输中常用的码型，具有无直流分量，低频成分少，在有长连’0’串时也能提取同步信号，缺点是编译码电路较复杂。2、利用VHDL进行HDB3编译码器的建模与设计，并通过CPLD/FPGA来实现，能较好简化电路设计。17六、HDB3码的编、译码器的建模与实现6.1HDB3码的编码规则HDB3码是AMI码的改进型，称为三阶高密度双极性码，它克服了AMI码的长连0串现象。HDB3码的编码规则为先检查消息代码(二进制)的连0串，若没有4个或4个以上连0串，则按照AMI码的编码规则对消息代码进行编码；若出现4个或4个以上连0串，则将每4个连0小段的第4个0变换成与前

4、一非0符号(+1或-1)同极性的V符号，同时保证相邻V符号的极性交替(即+1记为+V，-1记为-V)；接着检查相邻V符号间非0符号的个数是否为偶数，若为偶，则将当前的V符号的前一非0符号后的第1个0变为+B或-B符号，且B的极性与前一非0符号的极性相反，并使后面的非0符号从V符号开始再交替变化。6.2基于VHDL的编码器的建模及实现对信号进行HDB3码编码时，先依据HDB3码的编码规则进行添加破坏符号“V”然后进行添加符号“B”操作，最后才进行单极性信号变成双极性信号的转换。HDB3码的编码模型如图3.1所示。图6.1HDB3码编码器模型如上图：整个HDB3码的编码器包括3个功能部分：添加破坏

5、符号“V”、添加符号“B”和单极性码转变成双极性码。信号处理的顺序不能像编码规则那样：首先把代码串变换成为AMI码，完成添加破坏符号“V”、添加符号“B”工作之后，其后的“+1”和“-1”的极性还要依据编码规则的规定变换。这样做需要大量的寄存器，同时电路结构也变得复杂。因此本设计在此处把信号处理的顺序变换一下：首先完成添加破坏符号“V”工作，接着执行添加符号“B”功能，最后实现单极性变双极性的信号输出。这样做的好处是输入进来的信号和添加破坏符号“V”、添加符号“B”功能电路中处理的信号都是单极性信号，且需要的寄存器的数目可以很少。17另外，如何准备识别电路中的“1”、“V”和“B”，这也是一个

6、难点，因为“V”和“B”符号是人为标识的符号，但在电路中最终的表示形式还是逻辑电平“1”，同时QUARTUSⅡ软件也不能像HDB3码的编码规则那样把代码串变换成AMI码，这是因为QUARTUSⅡ软件不能处理带负号的信号，因此在软件中本设计还是利用双相码来表示。双相码的编码规则如下：对每个二进制代码分别利用两个不同相位的二进制代码去取代。例如：信息序列：110010双相码：0101000001006.2.1插‘V’模块的实现添加破坏符号“V”模块的功能实际上就是对消息代码里的四个连0串的检测，即当出现四个连0串的时候，把第四个“0”变换成符号“V”（“V”可以是逻辑电平“1”），而在其他的情况下

7、，则保持消息代码的原样输出，同时为了区别代码“1”、“V”和“0”，在添加破坏符号“V”时，用“11”标识符号“V”，用“01”标识符号“1”，用“00”标识符号“0”。因此，添加破坏符号“V”的设计思想如下：首先判断输入的代码是什么，如果输入的符号是“0”码，则接着判断这是第几个“0”码，如果是第四个“0”码，则把这个“0”码变换成“V”码。在其他的情况下，让原码照常输图6.2插‘V’符号的流程