fpga实现嵌入式处理器

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1、.用FPGA实现嵌入式微处理器――《数字和DSP系统平台级设计与实现》课程设计一、背景简介早期的FPGA由于其资源很少，只能实现简单逻辑，所以其在板级系统中所起的作用只是简单的“粘贴逻辑”，连接CPU与外设，以取代的传统的琐碎的专用集成芯片（ASIC）。随着FPGA集成度的增加，其所能提供的资源也不断增多，rom、ram、CPU等庞大的复杂的结构也逐渐能在FPGA中实现，从而有了“片上系统”（SOPC――SystemOnaProgramableChip）。二、CPU原理介绍1、什么是CPUCPU即中央处理单元的英文缩写，它是计算机的核心部

2、件。计算机进行信息处理可分为两个步骤：(1)将数据和程序(即指令序列)输入到计算机的存储器中；(2)从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列，使其有条不紊地进行。因此它必须具有以下基本功能：(l)取指令—当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。(2)分析指令—即指令译码，是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作控制命令。(3)执行指令—根据分析指令时产生的“操作命令”页.形成相应的操作控制信号

3、序列，通过运算器、存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。将cpu的功能进一步细化，可概括如下：(1)能对指令进行译码并执行规定的动作；(2)可以进行算术和逻辑运算；(3)能与存储器及外设交换数据；(4)提供整个系统所需要的控制。尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析可知，任何一种CPU内部结构至少应包含下面这些部件：(1)算术逻辑运算部件(ALU)；(2)累加器；(3)程序计数器；(4)指令寄存器、译码器；(5)时序和控制部件。2、R

4、ISC_CPU的结构(1)时钟发生器：页.时钟发生器clkgen利用外来时钟信号clk生成时钟信号clk1、fetch、alu_clk，送往CPU的其他部件。其中，fetch是外部时钟clk的8分频信号，利用fetch的上升沿来触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址；clkl信号用作指令寄存器、累加器、状态控制器的时钟信号；alu_clk则用于触发算术逻辑运算单元。(2)指令寄存器：指令寄存器用于寄存指令。指令寄存器的触发时钟是clkl，在clkl的正沿触发下，寄存器将数据总线送来的指

5、令存入高8位或低8位寄存器中，但并不是每个clk1的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令。有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过ena口输入到指令寄存器，复位后，指令寄存器被清为零。每条指令为两个字节，即16位。高3位是操作码，低13位是地址(CPU的地址总线为13位，寻址空间为8K字节)。本设计的数据总线为8位，所以每条指令需取两次。先取高8位，后取低8位。(3)累加器：累加器用于存放当前的结果，它也是双目运算中一个数据来源。复位后，累加器的值是零。

6、当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clkl时钟正跳沿时就收到来自于数据总线的数据。(4)RISC_CPU算术逻辑运算单元：页.算术逻辑运算单元根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等8种基本操作运算。利用这几种基本运算可以实现很多种其他运算以及逻辑判断等操作。(5)数据控制器：数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。有时要砖输指令，有时要传送RAM区或接口的数据。累加器的数据只有在需要往RAM区或端口写时才允许输出，

7、否则应呈现高阻态，以允许其他部件使用数据总线。所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启、停则由CPU状态控制器输出的各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。(6)状态控制器：状态控制器由两部分组成:(1)状态机；(2)状态机控制器。状态机控制器接受复位信号RST，当RST有效时通过信号ena使其为0，输入到状态机中停止状态机的工作。状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令读写I/O端口、RAM区等操作

8、，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中经过的时钟数〔从零计起)。指令周期由8个时钟周期组成，每个时钟周期都要完成固定的操作。页.第