fpga-verilog设计规范

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1、FPGA-verilog设计规范 (2011-02-1513:40:39)转载▼标签： 杂谈分类： verilog规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。 在逻辑方面，我觉得比较重要的规范有这些：1.设

2、计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。2.代码规范。a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：parameterCLK_PERIOD=30;parameterRST_MUL_TIME=5;parameterRST_TIME=RST_MUL_TIME*CLK_PERIOD;...rst_n=1'b0;#RST_TIMEr

3、st_n=1'b1;...#CLK_PERIOD/2clk<=~clk;如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重新例化就行了，从而使得代码更加易于重用。b.信号命名要规范化。1)信号名一律小写，参数用大写。2)对于低电平有效的信号结尾要用_n标记，如rst_n。3)端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后方便很多。如：modulea(//inputclk,rst_n,//globlesignalwren,rden,avalon

4、_din,//relatedtoavalonbussdi,//relatedtoserialportinput//outputdata_ready,avalon_dout,//relatedtoavalonbus...);4)一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。这样做可以让综合器综合出更优的结果。5)尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只能做例化，禁止出现任何胶连逻辑（gluelogic），哪怕仅仅是对某个信号取

5、反。理由同上。6)在FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch的是允许的，比如配置寄存器就是这种类型。7)一般来说，进入FPGA的信号必须先同步，以提高系统工作频率（板级）。所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也是极有好处的。9)除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要用到门控时钟的地方，也要将门控信号用时钟的下降沿打一拍再输出与时钟相与。最好的解决门控时钟的办法是使用或门（上升沿触发），如果门控触发器是下降沿触发，则应该使用与门。10)禁止用计数器分频后的信号做

6、其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_1xclk的速率发送数据。不要这样做：always(posedgers232_1xclkornegedgerst_n)begin...end而要这样做：always(posedgeclk_25mornegedgerst_n)begin...elseif(rs232_1xclk==1'b1)...end11)状态机要写成3段式的(这是最标准

7、的写法)，即...always@(posedgeclkornegedgerst_n)...current_state<=next_state;...always@(current_state...)...case(current_state)...s1:if...next_state=s2;......always@(posedgeclkornegedgerst_n)...elsea<=1'b0;c<=1'b0;c<=1'b0;//赋默认值case(current_state)s1:a<=1'b0;//由于上面赋了默认值，这里就不用再对b、c赋值

8、了(b、c在该状态为0，不会产生锁存器，下同)s2:b<=1'b1;s3:c<=1'b1;default:......3.ALTERA参