实验二多功能寄存器

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1、实验二多功能寄存器一、实验目的1、设计并实现一个串/并进、串出移位寄存器。2、学会改写TESTBENCH模板二、实验内容串/并进、串出移位寄存器在TTL手册中是74166芯片，其功能图如图2・1所示。其中：A-H：8位并行数据输入端：74166SERCLRN：异步清零端ASER：串行数据输入端BCCLK：同步时钟输入端——DCLKIH：时钟信号禁示端EFQH-STLD：移位/装载控制端GHQH：串行数据输出端一STLD-OCLRN—CLKIH—CLK图2-1功能图通过查询74166的真值表可知:C

2、LK=O时，输岀为0；CLKIH=I时，不管时钟如何变化，输出不变化。STLD=1吋，移位状态，在吋钟上升沿吋刻，向右移一位，SER串入的数据移入Q。STLD=0时，加载状态，8位输入数据输入数据就能装到Q0—Q7寄存器。三、实验代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYsregl66ISPORT(CLRN,SER,CLK,CLK1H,STLD,A,B,C,D,E,F,G,H:INSTD_LOGIC;QH:OUTSTD_LOGIC;M:OUTst

3、d」ogic_vector(3downto0))；ENDsregl66;ARCHITECTUREbchavOFsrcg!66ISSIGNALtempregS:STD_LOGIC_VECTOR(7DOWNTO0);BEGINm<=,,ooor,；PROCESS(CLRN,CLK,CLKIH,SER)BEGINIF(CLRN=,0,)THENtempreg8<=(others=>,0,);QH<=tempreg8(7);ELSIF(CLK'EVENT)AND(CLK二T)THENIF(CLKIH='O

4、*)THENIF(STLD=,0,)THENtempreg8(())<=a;tempreg8(l)<=b;tempreg8(2)<=c;tempreg8(3)<=d;tempreg8(4)<=e;tempreg8(5)<=f;tempreg8(6)<=g;tempreg8(7)<=h;ELSIF(STLD二T)THENFORiINtempregS'HIGHDOWNTOtempreg8,LOW+1LOOPtempreg8(i)<=tempreg8(i-1);ENDLOOP;tempreg8(temp

5、reg8,LOW)<=SER;QH<=tempreg8(7);ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDbchav;-A,B,C,D,E,F,G,H分别对应SW1-SW8-CLKIH,SER,STLD,CLRN分别对应SW9-SW12-ClkPIN28,（将1O_CLK与103相连，调节拨码SW17-SW20,使输出1Hz时钟）-QH对应109,用导线将109连接L1。-M功能选择TESTBENCH模板的自动生成■4«Q・Xa««iCvMBfv»c<>«aUfeUaat匕细C

6、erWt0MUrtit•pS«.Q.切$«・QFvIiIimyS«w<“qy*t«w«"・■C・・o・X***MJlyxv洛"・QTiaimUUrverm■•m.QlCtr)*Aifv*T一jjn*Tw<

7、«m»WiierWitarH.QDaf*A”》4机・洌弘■tmrn

8、1yv・$t«tQusicTteiocAmIfxwTieiacfQ■■可T»««a<“Qb7・次・QQm«b«TieiM■!”《

9、««t•tlebwHo—FlwTiainia

10、v1•<«vMJri.•9M•N〜■44亠4LIBRARYieee;USEieee

11、6_vhdjstISENDsregl66_vhd_tst;ARCHITECTUREsregl66_archOFsregl66_vhd_tstIS—constants—signalsSIGNALA:STD_LOGIC;SIGNALB:STD.LOGIC;SIGNALC:STD.LOGIC;SIGNALCLK:STD_LOGIC;SIGNALCLKIH:STD.LOGIC;SIGNALCLRN:STD_LOGIC;SIGNALD:STD_LOGIC;SIGNALE:STD.LOGIC;