基于fpga的3d图像传感器设计与实现

《基于fpga的3d图像传感器设计与实现》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、基于FPGA的3D图像传感器设计与实现针对现有3D拍摄设备体积庞人、价格昂贵等问题，利用FPGA高速并行处理能力与图像传感器，设计了微型城入式3D图像传感器。通过FPGA同步设置,采集双CMOS图像传感器图像数据，传输至SDRAM进行缓存并按行像素合并后，将左右立体对图像储裸眼3D技术是《“十三五”国家战略性新兴产业发展规划》中指出的重点发展领域，规划表明了加快虚拟现实、增强现实、全息成像、裸眼三维图形显示（裸眼3D）等核心技术创新发展⑴的决心。影视拍摄的3D摄像机体积庞大、结构复杂且价格昂贵，不适合嵌入式系统的应用，严巫制约了裸眼3D技术的产业化应用。而便

2、携式产品、电视机的CPU不具备同步采集3D图像的接口和能力，因此图像3D传感器只能使用FPGA或CPLD器件來高速并行处理图像数据⑵。本文根据人眼仿生学原理设计一种嵌入式的微型3D图像传感器，研究硬件逻辑方法以实现3D图像的采集、传输、存储及显示，为便携式领域提供获取3D图像数据的手段，力求解决裸眼3D技术产品化血对的技术瓶颈问题。01系统设计思想根据立体视觉原理，3D图像应同步采集并满足成像清晰度、光轴会聚、视差匹配等要求。3D图像传感器系统结构包含两只CMOS型图像传感器及缓存图像数据的SDRAM,为了对两只图像传感器进行同步配置和采集，只能选用FPGA

3、（或CPLD）作为逻辑控制芯片。系统总体结构图如图1所示，采用FPGA+双CMOS+双SDRAM硕件结构。FPGA选用Altera公诃的EP3C25Q240C8N为主控芯片；为满足图像传感器分辨率的要求，CMOS图像传感器采用500万像素的OV5640：FPGA对OV5640获取的图像数据进行采集并缓存至SDRAM,其容量应满足一帧高清晰度图像数据的存储要求。3D图像传感器的图像拍摄和视频录制方法的指导思想为把同步采集的两只OV5640的图像数据按行像素进行合并，以左右格式的全宽或半宽立体对图像储存至SD卡中。使用裸眼3D液晶屏作为实时监控设备，FPGA逻辑

4、控制左右图像的像素重配后，再输入至裸眼3D显示屏显示。由于FPGA并不是CPU结构，而是一个可定制的能实现复杂逻辑电路的器件，因此需耍为所连接的器件设计逻辑控制模块。根据3D图像传感器的功能要求，按照图像数据的流向，FPGA的內部逻辑设计应包括图像采集模块、SDRAM缓存控制模块、SD卡储存模块、裸眼3DLCD显示控制模块及系统控制模块。OV5640工作时钟为24MH乙FPGA外部时钟为50MHz,SDRAM工作时钟为100MHz,LCD的工作时钟为25MHz,所以系统控制模块需解决跨时钟域数据通信的问题。FPGA内部逻辑设计如图2所示。02图像数据采集与缓

5、存方法3D拍摄时，如果两只图像传感器未有效同步，则运动物体的曝光成像就会存在时间差，瓦后果是左右眼图像不同步，从而使3D视觉无法形成而导致显示失败。因此3D图像传感器必须保证像素级的同步，使用FPGA的硬件逻辑控制来完成图像传感器准确的同步配置和同步采集。2.1图像传感器同步配置及其数据釆集通过SCCB（串行摄像机控制总线）对OV5640的工作寄存器进行配置⑶，本文把图像传感器的图像输出数据设置为RGB565,再根据图像监控设备的分辨率1024x768和800x600,把左右眼图像传感器的分辨率按半宽原则设置为512x768和400x600,帧频为30f/s

6、,以此來验证FPGA的逻辑算法是否正确。OV5640初始化完成后，图像传感器开始启动工作，按设置的帧频从数据接口输出图像数据。FPGA在PCLK（像素时钟）、HREF（行同步信号）和VSYNC（场同步信号）的控制下开始采集OV5640的图像数据Data[7..O],设计逻辑算法将采集到的相邻的两个字节数据转换为16位的图像数据。使用Signal-tapll在线采集行场信号与数据信号的时序波形如图3所示，当PCLK处于上升沿时检测行场信号，VSYNC处于低电平且HREF为高电平时表示正在采集图像数据，当VSYNC信号由低电平转高电平时，表示开始采集新的一帧图像

7、数据。观察图3波形可知，设计的图像传感器数据采集的逻辑算法正确。2.2图像数据缓存为解决跨时钟域数据通信问题，FPGA内部构建/wrFIFO和rdFIFO连接OV5640和SDRAM,wr_FIFO用于接收OV5640采集的图像数据，rd_FIFO用于缓存输出至LCD的图像数据。当wr_FIFO接收到wr_req（写数据请求）吋，OV5640采集到的数据缓存至wr_FIFO中；当rd.FIFO接收到rd_req（读数据请求）时，rd_FIFO将缓存的数据输出至LCD显示。由于3D视频图像数据量大、传输速度高、像素级同步的要求，为了保证数据的有效处理，设计了S

8、DRAM控制模块，运用了轮序法对SDRAM进行分时操