数字电子钟的设计_毕业设计

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1、摘要及关键字2ABSTRACT2一.设计要求2二.总体方案设计3三•各子模块设计原理31•计秒模块32.计分模块53.计时模块64.校准模块75.显示模块96.扌艮时模块127.分频模块13&去抖动模块15四.硬件下载与测试161•硬件下载162.测试173.功能扩展17五•结论17参考文献18数字电子钟的设计摘要及关键字：数字电子钟是生活中最常用的电子设备之一，其主耍功能是能够显示时、分、秒实时信息，并能够方便地进行时、分、秒的初始值设置，以便时间校准。实现数字电子钟有很多方法，本课程是采用VHDL硬

2、件语言的强大描述能力和EDA工具的结合在电子设计领域来设计一个具有多功能的数字电子钟。关键字:数字电了钟VIIDL硬件语言EDA工貝ABSTRACT:Digitalelectrieclockinlifearethemostcommonlyusedoneoftheelectronicequipment・Itsmainfunctionistodisplay,minutesandsecondsreal-timeinformationandcanbeeasilywhencarriedout,minutesand

3、seconds,sothattheinitialvalueissettimecalibration.Therearemanymethodsofdesigndigitalelectricclock.ThiscourseisapowerfulbyVHDLhardwarelanguagedescribeabilityandEDAtoolsinelectronicdesignfieldwithversatiletodesignadigitalelectrieclock・Keywork:Digitalelectr

4、ieclockVHDLhardwarelanguageEDAtools一.设计要求：1.设计一个电子钟能够显示时，分，秒；24小时循环显示。2.电子钟冇校时，校分，清零，保持和整点报时的功能，具体如下：（1）数字钟最大计时显示23:59:59。（2）在数字钟正常工作时可以对数字钟进行快速校时、校分，即拨动开关K1可以对小吋进行校正，拨动开关K2可以对分进行校正。（3）在数字中正常工作情况下可以对其进行不断地复位，即拨动开关K3可以是时，分，秒显示回零。（4）在数字钟止常工作时拨动开关K4可以使数字钟保持

5、原有显示，停止计吋。（5）整点报吋是要求数字钟在每小时整点到来前进行鸣叫，鸣叫频率是在59:53,59:55,59:57为1kHz,59:59为2kHz。3.要求所冇开关具冇去抖动功能。利用开发工具Quartusll7.0并结合硬件描述语言VIIDL,釆用层次化的方法进行设计，要求设计层次清晰，合理；构成整个设计的功能可以采用原理图输入或文本输入法实现。4.通过开发工具QuartusII7.0对设计电路进行功能仿真。5•将仿真通过的逻辑电路下载到EDA试验系统，对其功能进行验证。二•总体方案设计：从设计

6、要求可以对其进行层次化设计，将所要设计的多功能数字钟分层6个模块：(1)计时模块：包括两个模60的计数器(计秒与计分)和一个模24的计数器(计时)。(2)清零，保持模块：此模块功能是可以在计时模块直接嵌入即利用计数器的清零、保持功能就可以实现。(3)校准模块：其对吋、分进行校正。(4)显示模块：将数字钟在数码管上显示。(5)整点报时模块:由两部分组成,一部分选择报时时间(59:53,59:55,59:57,59:59),一部分选择报时频率(1kHz,2kHz)o(6)分频模块：电子钟的激励源要求的是稳定

7、lllz,而试验台提供48MIIz的时钟，所以耍设计一个分频器将48MHz进行分频得到1脱。(7)防抖动模块：因为设计中有使用到开关，而对机械开关而言出现抖动现象会导致系统误差甚至不能正常工作。所以在设计屮要求有去抖动电路。将数字钟的各功能模块级联，生成顶层电路，实现总体设计要求，设计框图如下图所示：一.各子模块设计原理：1.计秒模块：是一个模60的计数器，具有计时、保持、清零的功能。采用VIIDL硬件语言编写，程序代码如下：LIBRARYIEEE;USETREE.STD_L0GTC_1164.ALL;

8、USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STDLOGICAR1TH.ALL;ENTITYsecondISPORT(elk:INSTD_LOGIC;rst:TNSTD_LOGTC;on:INSTD_LOGIC;qoutl:OUTSTD_LOG1C_VECTOR(3DOWNTO0);qout2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);co:OUTSTD_LOGIC);ENDsecond;