基于fpga的音频录放

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1、从本学科出发,应着重选对国民经济具有一定实用价值和理论意义的课题。课题具有先进性,便于研究生提出新见解,特别是博士生必须有创新性的成果基于FPGA的音频录放  利用Altera公司的DE2-70多媒体开发板和“AUDIO_IF”“SEGS_IF”两个ip模块,通过“MICIN”“LINEIN”插接口,记录麦克风或者音乐播放器通过线控输入的音频信号,从“LINEOUT”插接口利用耳机收听先前记录的信号。  一、利用QuartusII初建工程时,“Devicefamily”栏里的“family”选择“CycloneII”;“Availabledevices”栏里选择“EP2C70F89

2、6C6”器件,其它为缺省设置。  二、利用“SOPCBuilder”工具初建硬件系统时,“TargetHDL”项一般选择“Verilog”。  三、配置硬件。  1.定义时钟:“SOPCBuilder”工具页面的“DeviceFamily”是“CycloneII”,DE2‐70多媒体开发板默认显示的是50MHz,为了程序正常运行,需要把“clk_0”改为“clk_50”。  2.添加片上存储器:“TotalMemorySize”设置为80960Bytes,其他为缺省设置。  3.添加NiosII/s处理器:选择“NiosII/f”,“ResetVector”和“ExceptionV

3、ector”都选“On-ChipMemory”,其他缺省设置。  4.添加调试接口:使用缺省设置。课题份量和难易程度要恰当,博士生能在二年内作出结果,硕士生能在一年内作出结果,特别是对实验条件等要有恰当的估计。从本学科出发,应着重选对国民经济具有一定实用价值和理论意义的课题。课题具有先进性,便于研究生提出新见解,特别是博士生必须有创新性的成果  5.添加两个内部定时器:使用缺省设置,把“timer_1”改写成“timer_stamp”。  6.添加系统ID:使用缺省设置,把“sysid_0”改写为“sysid”。  7.添加LED输出连接PIO:“Width”为26位的输出方式,其

4、他使用缺省值,将名称改为“led_pio”。  8.添加按键和栓扣开关输入PIO:  (1)按键开关输入PIO的“Width”为4;“Direction”为“inputonly”;“Edgecaptureregister”栏的“SychronouslyCapture”选择为“Fallingedge”;“Interrupt”栏的“GenerateIRQ”选择“Edge”,将名称改为“button_pio”。  (2)栓扣开关(switch)输入PIO的“Width”为18;“Direction”为input;其他为默认值,将名称改为“switch_pio”。  9.添加PLL:(1)

5、100MHz的C0,用于系统硬件;(2)100MHz的C1,用于“sdram”;(3)的C2,用于“audio”。这里需要注意:用于“sdram”的c1的“Clockphaseshift”设置为“-65ps”。  设置了PLL后,在“SOPCBuilder”工具页面的“ClockSettings”栏下:“pll_0_c0”改名为“pll_c0_cpu”;“pll_0_c1”,改名为“pll_课题份量和难易程度要恰当,博士生能在二年内作出结果,硕士生能在一年内作出结果,特别是对实验条件等要有恰当的估计。从本学科出发,应着重选对国民经济具有一定实用价值和理论意义的课题。课题具有先进性,

6、便于研究生提出新见解,特别是博士生必须有创新性的成果c1_memory”;“pll_0_c2”,改名字为“pll_c2_audio”;  10.添加用于SSRAM的Avalon三态桥:使用缺省设置,将名称改为“tri_state_bridge_ssram”。  11.添加SSRAM:“CypressCY7C1380CSSRAM”使用缺省设置,手动将“ssram_0”和“tri_state_bridge_ssram”连接上。  12.添加用于cfi_FLASH的Avalon三态桥:使用缺省设置,将名称改为“tri_state_bridge_flash”。13.添加LCD显示驱动:使用

7、缺省设置,将名称改为“lcd”。  14.添加两个“i2c”PIO:(1)“Width”设置成1位输出方式,其他使用缺省设置,将名称改为“i2c_sclk”。(2)“Width”设置成“1”;“Direction”选择为“Bidirectional(tristate)ports”;其他使用缺省设置;将名称改为“i2c_sdat”。  15.添加七段显示驱动:使用缺省设置,将名称改为“seg7”。  16.添加音频连接:使用缺省设置,将名称改为“audio”。  四、产

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