基于vhdl的uart设计

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1、毕业论文基于VHDL的UART设计TheUARTDesignBasedonVHDL基于VHDL的UART设计【摘要】UART是设备和设备间进行通信的关键，当一个设备需要和另一个连接的设备进行通信时，通常采用数字信号，这种源自并行的信号必须转换成串行信号才能通过有线或无线传输到另一台设备。在接收端，串行信号又转换成并行信号进行处理，UART处理这种数据总线和串行口之间的串-并和并-串转换。本文所要实现的就是就是这种串-并和并-串的转换，使之能够进行数据的传输。本文介绍了用FPGA技术实现UART电路的一种方法，用VHDL进行编程，在Modelsim下进行编译及仿真等。【关键字】FPGA，VHDL

2、，UART，接收，发送【Abstract】UARTisthekeyofcommunicationsbetweendevices.Whenadeviceneedstocommunicatewithaconnecteddevice,usuallydigitalsignalsapplied,whichmustbetransformedintoserialisedsignaltoanotherdevicethroughwiresorwirelessspace.Whenbeingreceivedtoprocess,theserialisedsignalsmustbetransformedtoparell

3、isedsignals.UARTprocessesthisserial_datatoparallel_data/parallel_datatoserial_datatransformbetweendatabusandslaveport.Thispaperistoimplementthisserialtoparallelandparalleltoserialtransformandmakethetransferringbetweendataproperly.ThispaperintroducesamethodimplementedbyFPGAtechniqueprogrammedbyVHDL,s

4、imulatedandcompiledbyModelsim.【Keywords】FPGA,VHDL,UART,receive,send基于VHDL的UART设计目录1绪论61．1EDA技术发展概况61.1.1CAD阶段（20世纪60年代中期—20世纪80年代初期）61.1.2CAE阶段（20世纪80年代初期—20世纪90年代初期）61.1.3EDA阶段（20世纪90年代以来）61.2FPGA的发展及优点71.3电路设计方法发展81.3.1自底向下的设计方法9.协同设计；10（1）总体结构的设计10（2）子模块的激活实现（AcitiveModuleDesign）10（3）模块的最后合并（Fina

5、lAssembly）103．模块化分的原则10（3）将不同优化目标的逻辑分开11（4）将松约束的逻辑单元归到同一模块11（6）合适的模块规模114.全局逻辑的设计111.4ISE软件介绍121.6本文主要工作132.1常用的计算机接口132.2RS-232川口通信简介162.2.2．RS-232协议171．DSR信号线172．DTR信号线173．RTS信号线174．CTS信号线175．DCD信号线176．RI信号线172.2.3．RS-232通信时序和UART192.2.4.串行通信实现方案203.1UART实现原理213.2UART工作流程224.3波特率发生器模块的实现24基于VHDL的U

6、ART设计RISE_PULSE_COUNT:BD_COUNT:=BD9600_HPC);26FULL_PULSE_COUNT=>10,27RISE_PULSE_COUNT=>5274.4移位寄存器模块的实现274.5奇偶校验器模块实现28PARITY_RULE:PARITY:=NONE);284.6总线选择模块的实现294.7计数器模块的实现304.8UART内核模块的实现31（2）奇偶校验器31(5)波特率发生器344.8.3UART内核模块的实现37PARITY_RULE:PARITY:=NONE);38（2）内部信号定义39（3）串行加载序列的生成方法394.9UART顶层模块的实现44

7、DATA_BIT:INTEGER:=DATA_BIT;45PARITY_RULE:PARITY:=PARITY_RULE;45TOTAL_BIT:INTEGER:=TOTAL_BIT455.2.1信号监测器模块的仿真495.2.2波特率时钟模块的仿真495.2.3移位寄存器模块的仿真495.2.4奇偶校验器模块的仿真495.2.5总线选择器模块的仿真505.2.6计数器模块的仿真505.2.7顶层