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1、TianjinUniversityofTechnoloj专业设计报告基于FPGA的交织器和解交器的实现班级：08集成专业：学院：电子信息工程指导老师：目录一：交织器原理21实现原理22纠错原理2二交织器的FPGA实现1整体结构32功能分析33模块设计4(1)计数器模块4(2)选择器模块5(3)ROM模块6(4)RAM模块7(5)顶层模块9三设计总结.14一：交织器原理1实现原理随若通信技术的发肢，对系统要求不断提高，在移动通信领域，山于数字信号在传输途中会随各种干扰，使得信号失真，因此需耍利用编码技术
2、来纠正信道中产生的随机错误。但是，仅利用纠错编码技术，对于传输过程屮突发性干扰需要借助很长的码字，这样会很复杂，同吋产生很长的延吋，。交织技术作为一项改善通信系统性能的方式，将数据按照一定的规律打乱，把原来聚集的错误分散，使得突发错误变为随机错误，使得突发码字个数在纠错范围内，接收端就可以川较短的码字进行纠错。交织的过程就是将一个数裾系列按一定的条件进行位置从新排布。其逆过程就是解交。常用交织器主要有三种：矩阵分组式，伪随机式，半伪随机式。本设计采用矩阵分组式。矩阵分组式的原理及实现方式如下：假设发送
3、X=(XIX2X3....XI6)首先将X送入交织器，此交织器设计为按行取出的4x4的阵列存储器。送入交织器后，从存储器按行输出，送入突发差错的信逬，信道输岀在送入反交织器，完成交织与反交织，即按行输入，按列输出。按行读出xOx4x8xl2xlx5x9xl3x2x6xlOxl4x3x7xllxl5则交织器的输出为(xO，x4，x8,xl2，xl,x5,x9,xl3,".xl5)2纠错原理：假设信道产生两个突发性错误，第一个产生与xO到xl2,连错4个，第二个产生于x9到x2,连错三个，则此收到的信号为
4、，([xO]，[x4]，[x8],[xl2]，xl,x5,[x9],[xl3],[x2],x6,xlO,xl4,x3,x7,xll,xl5)(加口的为错误信号)经过交织去交矩阵输出为([xO]，xl,[x2],x3,[x4],x5,x6,x7,[x8],x9,xlO,xll,[xl2]，[xl3],xl4,xl5)可以看到原来的四连错和三连错变成了随机性独立差错。二交织器的FPGA实现1整体结构交织器总是按顺序写入数裾，然P按交织地址读出数裾。解交的过程与此过程相反，按解交地址写入数亂再按顺序读出数裾
5、就可以/。因此交织器和解交器可以按相似电路完成。2功能分析交织器要写入数据，将数据存储起來，丼读出，耑要nm模块。交织地址足固定的交织方式，可以用rom将地址存储起来，按顺序读取rom存储的ram地址就可以完成交织。控制部分有计数器，选择器组成，完成对ram读写的控制。电路框图如下输fli数据>读信号输入数据RAM模块写信号交织解交控制计数器产生顺序地址，数裾选择器起地址控制作用，当需要顺序地址时，直接由计数器输到地址总线，当需要交织地址时，计数器的输出送到ROM地址总线，再将ROM读出的交织地址送出
6、。3模块设计(1)计数器模块计数器的作用是，为选择器提供顺序地址，为rom提供地址VHDL描述如下：libraryieee;useieee.stdlogic1164.all;useieee.stdlogic_arith.al1;entitycounternisgeneric(n:integer:二16);port(clr,ena,c1k:instd_logic;q:bufferintegerrange0ton-1;cout:outstdjogic);endcountern;architecturert
7、lofcounternisbeginprocess(elk,clr)beginifclr=,1’thenq<=0;if1’andelk’eventthenifena=，Vthenifq=q，highthenq<=0;elseq<=q+l;endif;endif;endif;endif;ifq=q'highthencout<=，f;elsecout〈=,0’；endif;endprocess;endrtl;仿真波形如下：biBUiationmode：lining24.425ns<
8、»
9、Porter:5
10、27.52n$Irtlwval:503.1nsStart:End:AMane®、•0elk1^1drcont典n^3tM—>□4!Ma$lerTimeBar:150.0ns230.0ns310.0ns390.0ns470.0ns550.0ns630.0ns710.0ns790.0ns870.0:ii湖iiiiiii(1)选择器模块VHDL描述如下libraryieee;useieee.stdlogic1164.all;useieee.std_logic_
