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时间:2018-12-04
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1、7.1常用中规模组合逻辑电路7.2常用中规模时序逻辑电路7.3常用中规模信号产生与变换电路退出第7章中规模通用集成电路及其应用7.1.1二进制并行加法器7.1.2译码器和编码器7.1.3多路选择器和多路分配器7.1常用中规模组合逻辑电路1、半加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位2、全加器能对两个1位二进制数进行相加并考虑低位来的进位,即相当于3个1位二进制数相加,求得和及进位的逻辑电路称为全加器。Ai、Bi:加数,Ci-1:低位来的进位,Si:本位的和,Ci:向高位的进位。全加器的逻辑图和逻辑符号实现多位二进制数相加的电路称
2、为加法器。1、串行进位加法器7.1.1二进制并行加法器构成:把n位全加器串联起来,低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点:进位信号是由低位向高位逐级传递的,速度不高。2、并行进位加法器(超前进位加法器)进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式(1)串行进位的并行加法器∑n∑n-1∑n-2∑2∑1XnYnXn-1Yn-1Xn-2Yn-2X2Y2X1Y1SnSn-1Sn-2S2S1当操作数为n位长时,需要用n位全加器构成加法器,如下图:····Cn-2CnCn-1C2C1C0串行进位链:本位的和不但依赖本身的两操作位,而且依赖低位的进位,甚至依赖更低位
3、的进位,形成串行进位链。进位信号产生和传递所占用的时间。Ci=XiYi+(Xi⊕Yi)Ci-1第一部分XiYi:表明产生进位信号仅与本位有关,而与低位进位无关,所以称为进位产生函数或本地进位,以Gi表示,即:Gi=XiYi第二部分(Xi⊕Yi)Ci-1:表明当Xi⊕Yi=1时生,Ci-1进位信号可以通过本位向高位的传递,因而把Xi⊕Yi称为进位传递函数或进位传递条件,以Pi表示,即:Pi=Xi⊕Yi。则:Ci=Gi+PiCi-1。串行进位链表达式为:C1=G1+P1C0C2=G2+P2C1……Cn=Gn+PnCn-1(2)并行进位的并行加法器通过上面表达式可改为:C1=G1+P1C0C2=G2
4、+P2C1=G2+P2(G1+P1C0)=G2+P2G1+P2P1C0C3=G3+P3C2=G3+P3(G2+P2G1+P2P1C0)=G3+P3G2+P3P2G1+P3P2P1C0……Cn=Gn+PnCn-1=Gn+PnGn-1+PnPn-1Gn-2+…+PnPn-1…P2G1+PnPn-1…P1C0由上述得到的进位信号的产生不再与低位的进位信号有关,而只与两个参加运算的数和C0有关。C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0并行进位链:每位进位信号的产生
5、只和两操作数和C0有关形成的进位链工程上对上述表示式形成的逻辑电路实现有一定的困难,如:n=16,最后要求“与”门电路有17个输入端。为了实现并行进位链并行加法器可分成若个小组,对小组内的进位逻辑和小组间的进位逻辑作不同选择,就形成多种进位链结构。1)组内并行、组间串行的进位这种进位链也称为单重分组跳跃进位。以16位加法为例,可分成4小组,每小组4位,每组内部采用并行进位结构,组间采用串行进位传递结构。第一组(第4位~第1位)来讨论,各进位表达式为:XiYiGiPiXiYi=1&G4P4G3P3G2P2G1P1C0C4C3C2C1≧1≧1≧1≧1&&&&&&&&&&G4G3G2G1C0C4C3
6、C2C1P4P3P2P1并行进位网络G16G15G14G13C12C16C15C14C13P16P15P14P13第四组G12G11G10G9C8C12C11C10C9P12P11P10P9第三组G8G7G6G5C4C8C7C6C5P8P7P6P5第二组G4G3G2G1C0C4C3C2C1P4P3P2P1第一组每门延时为Td,每组2Td,16位组内并行、组间串行的进位链4×2Td=8Td2)组内并行、组间并行的进位链也叫多重分组跳跃进位链,可以压缩为组间串行进位链的1/3时间,依照分析每一位进位信号的方法,将每小组最高位的进位信号分成进位传递函数和进位生成函数两个部分:C4=G4+P4G3+P
7、4P3G2+P4P3P2G1+P4P3P2P1C0在组成C4的五项中,只有最后一项依赖于低位小组的进位信号,称这一项为第一组传送进位,其中P4P3P2P1为小组的传送函数,记为P*i而前四项与C0无关,只与本小组内的Gi、Pi有关,称为第一组的进位生成函数,记为G*i,即:G*1=G4+P4G3+P4P3G2+P4P3P2G1P*1=P4P3P2P1C4=G*1+P*1C0C8=G*2+P*2C4
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