数字时钟的综合设计

《数字时钟的综合设计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、数字时钟的综合设计一、设计任务1、具有时、分、秒计时显示功能，最大计时为23：59：59。2、用CPLD/FPGA设计制作成数字时钟的专用芯片，结合LED数码管构成一个能够实现调时和调分的数字时钟。二、总体设计框图FPGA按键LED数码管时钟信号三、模块设计具体化1、设计思想本设计是基于Altera公司的CycloneⅡ系列EP2C35F672C芯片，采用层次化设计方式，先设计底层的器件如秒计数器、分计数器、时计数器、2选1选择器、译码器，顶层设计采用原理图形式，将底层各个器件连接起来组合成一个数字时钟专用芯片。2、VHDL程序代码a、秒计数器

2、程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitysecondisport(clk:instd_logic;8enmin:outstd_logic;daout:outstd_logic_vector(6downto0));endsecond;Architecturebehaveofsecondissignalcount:std_logic_vector(6downto0);begindaout<=count;process(clk)begi

3、nif(clk'eventandclk='1')thenifcount(3downto0)="1001"thenifcount(6downto4)="101"thencount<="0000000";enmin<='1';elsecount(3downto0)<="0000";count(6downto4)<=count(6downto4)+1;endif;elsecount(3downto0)<=count(3downto0)+1;enmin<='0';endif;endif;endprocess;endbehave;b、分计数器程序libr

4、aryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityminuteisport(clk:instd_logic;enhour:outstd_logic;daout:outstd_logic_vector(6downto0));endminute;Architecturebehaveofminuteissignalcount:std_logic_vector(6downto0);begindaout<=count;process(clk)beginif(cl

5、k'eventandclk='1')thenifcount(3downto0)="1001"thenifcount(6downto4)="101"thencount<="0000000";enhour<='1';8elsecount(3downto0)<="0000";count(6downto4)<=count(6downto4)+1;endif;elsecount(3downto0)<=count(3downto0)+1;enhour<='0';endif;endif;endprocess;endbehave;c、时计数器程序library

6、ieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhourisport(clk:instd_logic;daout:outstd_logic_vector(5downto0));endhour;Architecturebehaveofhourissignalcount:std_logic_vector(5downto0);begindaout<=count;process(clk)beginif(clk'eventandclk='1')thenifcount

7、(5downto4)="10"thenifcount(3downto0)="0011"thencount<="000000";elsecount(3downto0)<=count(3downto0)+1;endif;elsifcount(3downto0)="1001"thencount(3downto0)<="0000";count(5downto4)<=count(5downto4)+1;elsecount(3downto0)<=count(3downto0)+1;endif;endif;endprocess;endbehave;d、2选1

8、选择器程序libraryieee;useieee.std_logic_1164.all;8entitymux21isport(a,b:instd_lo