计算机组成原理_知识点总结

《计算机组成原理_知识点总结》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。

1、一、和周期、时间有关的概念1、总线周期完成一次总线操作的时间分四个阶段（1）申请分配阶段：由需要使用总线额的主模块提出申请，经总线仲裁机构决定下一传输周期的总线使用权授予某一申请者。（2）寻址阶段：取得了使用权的主模块通过总线发出本次要访问的从模块的地址及有关命令，启动参与本次传输的从模块。（3）传数阶段：主模块和从模块进行数据交换，数据由源模块发出，经数据总线流入目的模块。（4）结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。2、存取周期连续进行两次独立的存储器操作所需的最小时间间隔；3、时钟周期震荡周期，时钟频率的倒数，是计算机最基本的、最小的时间单位，

2、在一个时钟周期内，CPU仅完成一个最基本的动作，即微指令。4、指令周期CPU每取出并执行一条指令所需的全部时间成为指令周期，及完成一条指令的时间5、存取时间存储器操作到完成该操作所需的全部时间。6、Cache平均访问时间7、平均寻址时间寻道时间+等待时间二、各判优逻辑1、总线判优逻辑三种方法（1）链式查询（2）计数器定时查询（3）独立请求方式2、IO设备中断源的判优硬件方法、软件方法3、屏蔽技术改变优先级优先级包含响应优先级和处理优先级，响应优先级是指CPU响应各中断源请求的优先次序，这种次序往往是硬件线路已经设置好的，不便于改动。处理优先级是指CPU实际对各中断源请求的

3、处理优先次序。如果不采用屏蔽技术，则响应的优先次序就是处理的优先次序。4、MM中多体模块存储器用“存控”对其他设备判优“存控”内有排队器三、各章名词的缩写1、CPU（centralprocessingunit）中央处理器PC（programcounter）程序计数器IR（instructionregister）指令寄存器CU（controlunit）控制单元ALU（arithmeticlogicunit）算数逻辑单元ACC（accumulator）累加器MQ（mutiplier_quotientregister）乘商寄存器MAR（memmoryaddressregiste

4、r）存储地址寄存器MDR（memorydataregister）存储器数据缓存寄存器MIPS（millioninstructionpersecond）每秒执行百万条指令数CPI（cycleperinstruction）执行一条指令所需要的时钟周期（）机器主频的倒数FLOPS（floatingpointoperationpersecond）浮点运算次数每秒，衡量运算速度3、KBBb1 GB = 1024 MB 1 MB = 1024 KB 1 KB = 1024 Bytes(字节)1 Byte = 8 bits（位）PCI(peripheralcomponentinterc

5、onnect)外围部件互连BS总线忙BG总线同意信号BR总线请求4、MM（mainmemory）主存RAM(ramdomaccessmemory)随机存取存储器ROM(readonlymemory)只读存储器Cache高速缓冲存储器hh=Nc/(Nc+Nm)Nc为访问cache的次数，Nm为访问主存的次数e设tc为命中时的cache访问时间，tm为未命中的主存访问时间，1-h表示未命中率，cache-主存系统的平均访问时间ta为ta=htc+(1-h)tme表示访问效率：e=tc/ta*100%=tc/(htc+(1-h)tm)*100%C缓存的地址分为两段：高c位表示缓

6、存的块号，低b位表示块内地址，2c=C表示缓存块数，且C远小于M。M主存的地址分为两段：高m位表示主存的块地址，低b位表示块内地址，则2m=M表示主存的块数5、DMA直接存储器存取INTR中断请求触发器MASK屏蔽触发器INTP设备中断请求触发器EINT允许中断触发器AR主存地址寄存器WC字计数器BR数据缓冲寄存器DREQ向DMA接口提出申请HRQ发出总线使用权的请求信号HLDACPU发出的响应信号DACK通知设备已被授予一个 DMA 周期四、功能与组成1、Cache的组成主要由三大部分组成：Cache存储体：存放由主存调入的指令与数据块。地址转换部件：建立目录表以实现主

7、存地址到缓存地址的转换。替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件。2、半导体存储芯片组成译码驱动+存储矩阵+读/写电路+地址线、片选线、数据线、读/写控制线3、系统总线的组成数据总线+地址总线+控制总线4、接口的功能与组成（1）数据线传送数据的功能（2）设备选择线选址功能（3）命令线传送命令功能（4）状态线反映I/O设备工作状态的功能5、DMA接口的功能与组成接口功能：（1）向CPU申请DMA传送（2）在CPU允许DMA工作时，处理总线控制权的转变，避免因进入DMA工作而影响CPU正常活动或引起总线竞