同或门版图课程设计报告

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1、合肥工业大学课程设计设计题目：CMOS结构同或门版图学生姓名：陈鑫欣学号：20074791专业班级：微电子学07-02班指导老师：汪涛易茂祥杨依忠2010年12月15日目录一、电路逻辑功能41.1、电路逻辑图41.2、真值表与表达式41.3、线路图51.4、ERC验证6二、版图设计72.1、总体版图以及DRC验证72.2、Cmos反相器82.3、版图制作说明8三、同或门版图设计的LVS验证9四、同或门版图设计问题讨论10五、结论10一、电路逻辑功能1.1、电路逻辑图1.2、真值表与表达式(1)表达式（2）真值表ABQ1110011000101.3、线路图1.4、ERC验证ERC：Electri

2、calRulesCheck电气规则检查，主要是对电路原理图的电学法则进行测试，通常是按照用户指定的物理、逻辑特性经行。通常在电路原理设计完成之后，网表文件生成之前，设计者需要进行电气法测试。其任务是利用软件测试用户设计的电路，以便找出人为的疏忽，测试完成之后，系统还将自动生成各种可能错误的报告，同时在电路原理图的相应位置上记号，以便进行修正。通过电路逻辑图设计与之功能一样的电路图如图2.2所示，然后将此电路图通过九天软件绘制出来，电路图连接好后，再对其进行标注，如输入、输出端口，然后进行ERC验证直到没有错误为止，如图2.3所示，然后对其进行网表生成。二、版图设计2.1、总体版图以及DRC验证

3、当给定电路原理图设计其版图时，必须根据所用的工艺设计规则，时刻注意版图同一层上以及不同层间的图形大小及相对位置关系。然而对于版图设计初学者来说，第一次设计就能全面考虑各种设计规则是不可能的。为此，需要借助版图设计工具的在线设计规则检查（DRC）功能来及时发现存在的问题。根据电路逻辑图以及线路图在九天软件上绘制与之对应的版图，，将基本的版图绘制好之后，再对版图里的输入、输出端口进行标注，以及电源线和地线，一切就绪之后再对版图进行验证，查找其中的错误，并对其进行修改直到没有错误为止如附录所示。2.2、Cmos反相器图3.3传递特性曲线图3.2CMOS反相器当输入电压为高时，PMOS因其栅压栅压等于

4、0而截止，而NMOS导通，此时输出电压为低电平而接近0.相反，当输入电压为低时，NMOS和PMOS管分别关断和导通。产生高电平输出电压。不论那种逻辑状态，串联在高电平和地之间的这两个晶体管中总有一个处于非导通状态。（）2.3、版图制作说明宽度规则多边形的最小宽度（在制版时，所有的线形都会转换为多边形）是一关键尺寸，它定义了制造工艺的极限尺寸。若宽度小于某一特定值，那么制造工艺就无法保证可靠地制造连续的连接和连线，就有可能在该层上产生开路现象。间距规则间距规则指的是两个多边形之间的最小距离。一般来说，间距规则可以用来避免在两个多边形之间形成短路。间距规则不但应用于同一层上的多边形，也应用于不同层

5、之间和不同情况下的多边形和结构。交叠规则交叠规则为一个多边形与另一个多边形之间相交叠或相包裹的最小尺寸限制。例如，金属层与通孔或接触孔交叠。使用不同层上的多边形来制造某种结构，放置多边形的预期位置与实际位置之间就很可能会出现偏差。对某些分层来说，多边形间的偏差可能会导致电路连接出现不希望有的开路或短路。三、同或门版图设计的LVS验证LVS检查即LayoutVersusSchematics。是一种用使版图和逻辑图相对照，检查各项连接和设计是否与原理图一致。从几何描述提取电路信息的方式称作电路提取或CircuitExtraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其

6、布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。在进行三输入与或门版图设计的LVS验证之前，必须保证版图设计的ERC、DRC验证没有错误，才能进行验证，验证之前先将LDC对话框里程序的几行命令根据自己前面所做的版图以及电路图进行一定的修改:1.第43行，要将之改为版图名，即画版图前所命的名。2.第62行，将之改为库名。3.第63行，

7、将之改为网表名，即画好电路图后，生成网表，并且确定的名字，如lzq.cdl；4.第64行，将之改为电路图名，将此4处改正确后，再将程序最末尾处END后的几行程序删掉。所有的一切改完之后，点击运行得到下图结果。若没有提示“Noerror”，则表明二者不一致，需要不断检查版图和电路图，发现错误并改正。保存之后运行。四、同或门版图设计问题讨论实验电路还是比较简单的。在软件中画图也没有出现太大的问题。在进