低功耗模拟前端的电路设计

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1、低功耗模拟前端的电路设计.freelV。利用兼容于SPITM和MICRO的3线串行接口可对工作模式进行控制,并可进行电源,同时可以选择关断、空闲、待机、发送、接收及收发模式。通过3线串口将器件配置为发送、接收或收发模式,可使MAX5865工作在FDD或TDD系统。在TDD模式下,接收与发送DAC可以共用数字总线,并可将数字I/O的数目减少到一组10位并行多路复用总线;而在FDD模式下,MAX5865的数字I/O可以被配置为18位并行多路复用总线,以满足双8位ADC与双10位DAC的需要。1MAX5865的工作原理图1所示为M

2、AX5865内部结构原理框图,其中,.freelA1.024V基准下满量程输出电流驱动400Ω内部电阻可得到±400mV的满量程差分输出电压。而采用差分输出设计时,将模拟输出偏置在1.4V共模电压,则可驱动输入阻抗大于70kΩ的差分输入级,从而简化RF正交上变频器与模拟前端电路的接口。RF上变频器需要1.3V至1.5V的共模偏压,内部直流共模偏压在保持每个发送DAC整个动态范围的同时可以省去分立的电平偏移设置电阻,而且不需要编码发生器产生电平偏移。图2(b)给出了时钟、输入数据与模拟输出之间的时序关系。一般情况下,I通道数

3、据ID在时钟信号的下降沿锁存,Q通道数据QD则在时钟信号的上升沿锁存。I与Q通道的输出同时在时钟信号的下一个上升沿被刷新。3线串口可用来控制MAX5865的工作模式。上电时,首先必须通过编程使MAX5865工作在所希望的模式下。利用3线串口对器件编程可以使器件工作在关断、空闲、待机、Rx、Tx或Xcvr模式下,同时可由一个8位数据寄存器来设置工作模式,并可在所有六种模式下使串口均保持有效。在关断模式下,MAX5865的模拟电路均被关断,ADC的数字输出被置为三态模式,从而最大限度地降低了功耗;而空闲模式时,只有基准与时钟

4、分配电路上电,所有其它功能电路均被关断,ADC输出被强制为高阻态。而在待机状态下,只有ADC基准上电,器件的其它功能电路均关断,流水线ADC亦被关断,DA0~DA7为高阻态。图22MAX5865的典型应用 MAX5865能以FDD或TDD模式工作在各种不同的应用中如在A-3GPPFDD与4G技术的FDD应用中工作于Xcvr模式,或在TD-SCDMA、A-3GPPTDD、IEEE802.11a/b/g及IEEE802.16等TDD应用中在Tx与Rx模式间切换等。在FDD模式下,ADC和DAC可同时工作,且当fC

5、LK为40MHz时,消耗的功率为75.6mHz时,Rx模式下的功耗为63mAX5865工作在TDD模式的应用电路,该方案提供了完整的802.11b射频前端解决方案。由于MAX5865的DAC采用共模电压为1.4V的全差分模拟输出,而ADC具有较宽的输入共模范围,可以直接与RF收发器接口,因此可省去电平转换电路所需要的分立元件和放大器。同时,由于内部产生共模电压免除了编码发生器的电平偏移或由电阻电平偏移引起的衰减,DAC保持了全动态范围。MAX5865的ADC具有1VP-P满量程范围,可接受VDD/2±200mV的输入共模电

6、平。由于可以省去分立的增益放大器与电平转换元件,因此简化了RF正交解调器与ADC之间的模拟接口。3设计注意事项3.1系统时钟输入(CLK)MAX5865芯片的ADC与DAC共享同一CLK输入,该输入接受由OVDD设定的CMOS兼容信号电平,范围为1.8V至VDD。由于器件的级间转换取决于外部时钟上升沿和下降沿的重复性,因此,设计时应采用具有低抖动、快速上升和下降(2ns)的时钟。特别是在时钟信号的上升沿进行采样时,其上升沿的抖动更应尽可能地低。任何明显的时钟抖动都会影响片上ADC的SNR性能。实际上,欠采样应用对时钟抖动的要

7、求更严格,由于此时有可能将时钟输入作为模拟输入对待,因此,布线时应避开任何模拟输入或其它数字信号线。MAX5865的时钟输入工作在OVDD/2电压阈值下,能接受50%±15%的占空比。3.2基准配置MAX5865内部具有精密的1.024V内部带隙基准,该基准可在整个电源供电范围与温度范围内保持稳定。在内部基准模式下,REFIN接VDD时的VREF是由内部产生的0.512V。、REFP、REFN均为低阻输出,电压分别为V=VDD/2、VREFP=VDD/2+VREF/2、VREFN=VDD/2-VREF/2。分别用0.33μF

8、电容作为REFP、REFN与引脚的旁路电容,并用0.1μF电容将REFIN旁路到GND。在外部基准模式下,在REFIN引脚一般应施加1.024V±10%的电压。该模式下,、REFP与REFN均为低阻输出,电压分别为V=VDD/2、VREFP=VDD/2+VREF/4、VREFN=VDD/2