袁佩宏高级工应会理论知识

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1、JK触发器JK触发器逻辑功能较多，可用它构成寄存器、计数器等。图所示是JK触发器的逻辑符号。常见的TTL型双JK触发器有74LS76、74LS73、74LS112、74LS109等。CMOS型的有CD4027等。图为双上升沿JK触发器CD4027的引脚排列图。其中J、K是控制输入端，Q为输出端，CP为时钟脉冲端。R和S分别是异步置“0”端和异步置“1”端。当R=1，S=0时，无论J、K及CP为何值，输出Q均为“0”；当R=0，S=1时，此时不论J、K及CP之值如何，Q的状态均为“1”，所以R，S用来将触发器预置到特定的起始状态(“0”或“1”)。预置完成后R，S应保持在低

2、电平(即“0”电平)，使JK触发器处于工作方式。当R=S=0时，触发器的工作状态如下：(1)当JK=00时，触发器保持原状态。(2)当JK=01时，在CP脉冲的上升沿到来时，Q=0，即触发器置“0”。(3)当JK=10时，在CP脉冲的上升沿到来时，Q=1，触发器置“1”。(4)当JK=11时，在CP脉冲的上升沿到来时，触发器状态翻转。由上述关系可以得到JK触发器的特征方程为：D触发器D触发器是由RS触发器演变而成的。逻辑符号如图所示，由功能表可得Qn+1=D。常见的D触发器的型号很多，TTL型的有74LS74(双D)、74LS175(四D)、74LS174(六D)、74L

3、S374(八D)等。CMOS型的有CD4013(双D)、CD4042(四D)等。高级工中采用维持-阻塞式双D上升沿D触发器CD4013，左图所示分别为其引线排列图，Rd和Sd是异步置“0”端和异步置“1”端，D为数据输入端，Q为输出端，CP为时钟脉冲输入端。二—十进制译码器CC4028它能将输入的4位二进制数表示的二—十进制数译成十进制数，其逻辑图及引脚功能如图3.5所示。其中A3A2A1A0是地址输入端，Y0～Y9是译码输出端，高电平有效，须配合共阴极发光二极管。由逻辑图可知，CC4028的输出能拒绝伪码，当输入为1010～1111时，所有输出全为0。此外，CC4028

4、没有使能端，因此不能作多路分配器使用。但若用A2A1A0作地址输入端，Y8、Y9闲置不用，A3可以作为使能端作用，此时的CC4028变成了3/8译码器，A3的选通功能与74LS138的S2、S3相同，为低电平使能。所以CC4028不仅可作为一般译码器使用，也可以作多路分配器使用和实现逻辑函数多种功能。图3.5CC4028逻辑图及引脚功能4547　BCD－七段译码/大电流驱动器输入BCD码数据，输出驱动7段显示器；当BCD码超过1001后（即十进制数9），输出全为L电平显示器数字消隐；4脚为消隐信号，低电平有效。3、5脚为空脚。D、C、B、A为BCD码输入端，输出a、b、c

5、、d、e、f、g为7段显示器驱动端。在额定输出电压值，驱动电流可达60mA左右。40192中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟（CPu、CPD）输入，并具有清零和置数等功能，其引脚排列及逻辑符号如图9-2所示。图9-2CC40192引脚排列及逻辑符号图中—置数端CPU—加计数端CPD—减计数端非同步进位输出端—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端CR—清除端CC40192（同74LS192，二者可互换使用）的功能表9-1，表9-1输入输出CRCPUCPDD3D2D1D0Q3Q2Q1Q01×××

6、××××000000××dcbadcba01↑1××××加计数011↑××××减计数当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。当CR为低电平，为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数CPU接高电平，计数脉冲由减计数端CPD输入，表9-2为8421码十进制加、减计数器的状态转换表。输入脉冲数0123456789输出Q3（高位）0000000011Q

7、20000111100Q10011001100Q0（低位）010101010174LS194，40194引脚功能集成移位寄存器74LS194由4个RS触发器及它们的输入控制电路组成。芯片引脚如图7-1所示，4个并行输入端A～D，QA～QD为输出端，S1、S0为两个控制输入端，左移输入端DSL和右移输入端DSR，RD为“异步清零”输入端。CP为时钟脉冲。在面包板上，完成电路的连接。图7-174LS194芯片引脚1)清零：给（RD）一个低电平，则清除原寄存器中的数码，实现QA、QB、QC、QD清零。2)存数：当S1=S0=1时，C