面向rf自动测试平台应用的ddr2-sdram控制器设计

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1、向RF自动测试平台应用的DDR2-SDRAM控制器设计摘要高效的RF&动测试平台需要旮一•赍萵速的数据采集系统与之配合。随着采样速率的不断提高，平台对存储技水也提出了更高的要求。RF自动测试平台工作特点决定了其存储系统必须兼备大容量，高速率和实时性能，因此设计一款低延时的DDR2-SDRAM控制器具冇重要意义。木课题首先介绍了RF&动测试平台的工作特点。然比较了SRAM和DRAM这两种当前主流的高性能存储器，弁结合本课题所面向座川提出丫二级存储架构，以SRAM作为一级存储，用做存储系统的高速缓存，而以DRAM作为二级存储，用于

2、存储大鲎数椐。在此架构的基础上，分析得出了本课题DDR2-SDRAM控制器需满足的丄作特点。第一点是T•台系统的访存任务多为AD/DA发起的数据采集存储任务，AD/DA工作特点是采集或发送的数据多为迮续的数据流，这意味着访存请求的也多为连续的地址空其次平台各路AD/DA外行工作，互不丁•扰，这意味着并行工作的访存请求之间相互独立。第二点足对于平台的各路AD采集到的数据都要求做到无差错，因此控制器而端端口的优先级相同，且都M•有相M的低延时耍求。木课题选川DRAM存储模组DIMM作为存储体完成课题设计。首先介绍丫内存模组的结构和

3、时序要求。然f从仲裁、指令生成、地址映射和刷新机制等控制器设计要点入手，讨论了不同的设计方案对控制器各方面性能的影响。通过分析可以发现，对于存储控制器的优化主要集中在三点，一足对于控制器底层命令序列的安排。这主要是依据DRAM存储器的时序特点，通过多个访存请求并发，并T1.合理地安排各个访存请求命令发送的次序，来隐藏命令之间的间隔时间，以提高访存性能。迕一点上，根据访存请求动态地安排底层的命令序列这种做法可以获得比较高的带宽利用率，但相应的WCET（最人延迟）较高，且延时性能外不能完全和访存历史相独立。采川按吋触发的方式安排固

4、定的访存命令序列，这种方式的访存带宽利用率依赖于并行工作的线程数，同吋由于是按吋触发的命令发送方式，可获得较低的WCET值.11.与访存历史独立。存储控制器的W—点优化体现在仲裁算法上，即当不同端口同时对同一块地址的存储器发起访存请求时，存储控制器该如何仲裁。在这一点上，CCSP是基于静态优先级的算法，特点是保证实时性耍求高的任务有优先访存的权利，适用于实时任务和非实时性任务并存的系统。round-robin为优先级轮转的算法，即各端U的访存请求的优先级相同，这样的仲裁算法，更适用于控制类极用系统。除此以外也有不同的解决方法。

5、可以不将外部存储模组视为羊个资源，而足根据DRAM模组的rank和bank结构，将存储器存储空间划为儿个独立的逻辑资源，每个资源为一个端口私有，这样就避免了端口之间对同一块存储器的访问冲突。对于每一个端口而言，也进一步降低端口的访存延时。控制器的第三点改进是在刷新机制方

6、M，传统的刷新命令会一次性刷新DRAM存储阵列屮所杏行，这样周期性地发出刷新指令，一旦在刷新期叫有访存请求，则会造成非常严重的访存延吋。因此，在实吋控制器设计中，控制器在访存命令序列的结尾安排一个刷新命令，通过行访问刷新存储阵列巾的某儿行。采用这样的机制将刷新

7、时间化整为零，fi然损失了部分带宽性能，但是避免了访存请求和刷新请求冲突的情况，减小了WCET值。通过比较我们可以发现，固定访存序列和时分兌川的仲裁方式相配合在延迟控制方面冇着优异的表现。但是M:丁作机制要求各访存任务在同一•时段内访存空间互相独立。W此木课题控制器设计为4个川户接在进行采集工作吋，每个AD占川一个川户接U以实现对存储器的并行访闷。AD采集为连续的数裾流，数据存入一•段连续的逻辑地址空间，且各路AD优先级相M,工作也互不影响。因此只需迕采集开始之前对M时工作的各路AD数据的存储地址空间进行合理分配，使其访存空间

8、互不重合，即可实现各个访存任务对存储器的访问在采集工作过程屮相互独立。利用这一特点，木课题将存储空问划分为4个逻辑资源，并分配给4个川户接U。对于前端AD而言，由于每路AD分配不同的川户接U，从而形成与存储器所划分逻辑资源的一一对应。对于前端DA和USB等数据读取任务而言，只耍通过对任务所占用户接口的调度，即可实现对整个存储空间的读取访问。以上设计是为了达到让存储控制器川户接口的访存地址空间相互独立的FI的。这意味着控制器以时分复用（TDMA）的仲裁方式按顺序服务各用户接口的访存请求时，控制器不需要根据访存历史对发出的指令作调

9、整。这样便可使W固定的访存指令序列，同吋满足DDR2-SDRAM的吋序要求。本课题使用Verilog硬件描述语言完成了控制器没计，并使用仿真工具和FPGA对没计进行了验证测试，敁终结果表明，在使用400MHzDDR2-SDRAMDIMM情况下，木课题所设计的DDR2-SDRA