步成高手:终极图解内存(下

步成高手:终极图解内存(下

ID:25542641

大小:3.38 MB

页数:41页

时间:2018-11-21

步成高手:终极图解内存(下_第1页
步成高手:终极图解内存(下_第2页
步成高手:终极图解内存(下_第3页
步成高手:终极图解内存(下_第4页
步成高手:终极图解内存(下_第5页
资源描述:

《步成高手:终极图解内存(下》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库

1、如日中天——DDRSDRAM(上)DDRSDRAM全称为DoubleDataRateSDRAM,中文名为“双倍数据流SDRAM”。DDRSDRAM在原有的SDRAM的基础上改进而来。也正因为如此,DDR能够凭借着转产成本优势来打败昔日的对手RDRAM,成为当今的主流。由于SDRAM的结构与操作在上文已有详细阐述,所以本文只着重讲讲DDR的原理和DDRSDRAM相对于传统SDRAM(又称SDRSDRAM)的不同。 DDRSDRAM可在一个时钟周期内传送两次数据一、DDR的基本原理有很多文章都在探讨DDR的原理,但似乎也不得要领

2、,甚至还带出一些错误的观点。首先我们看看一张DDR正规的时序图。 DDRSDRAM读操作时序图从中可以发现它多了两个信号:CLK#与DQS,CLK#与正常CLK时钟相位相反,形成差分时钟信号。而数据的传输在CLK与CLK#的交叉点进行,可见在CLK的上升与下降沿(此时正好是CLK#的上升沿)都有数据被触发,从而实现DDR。在此,我们可以说通过差分信号达到了DDR的目的,甚至讲CLK#帮助了第二个数据的触发,但这只是对表面现象的简单描述,从严格的定义上讲并不能这么说。之所以能实现DDR,还要从其内部的改进说起。 DDR内存芯片

3、的内部结构图,注意比较上文中SDRAM的结构图这也是一颗128Mbit的内存芯片,标称规格也与前文的SDRAM一样为32×4bit。从图中可以看出来,白色区域内与SDRAM的结构基本相同,但请注意灰色区域,这是与SDRAM的不同之处。首先就是内部的L-Bank规格。SDRAM中L-Bank存储单元的容量与芯片位宽相同,但在DDRSDRAM中并不是这样,存储单元的容量是芯片位宽的一倍,所以在此不能再套用讲解SDRAM时“芯片位宽=存储单元容量”的公式了。也因此,真正的行、列地址数量也与同规格SDRAM不一样了。以本芯片为例,在

4、读取时,L-Bank在内部时钟信号的触发下一次传送8bit的数据给读取锁存器,再分成两路4bit数据传给复用器,由后者将它们合并为一路4bit数据流,然后由发送器在DQS的控制下在外部时钟上升与下降沿分两次传输4bit的数据给北桥。这样,如果时钟频率为100MHz,那么在I/O端口处,由于是上下沿触发,那么就是传输频率就是200MHz。现在大家基本明白DDRSDRAM的工作原理了吧,这种内部存储单元容量(也可以称为芯片内部总线位宽)=2×芯片位宽(也可称为芯片I/O总线位宽)的设计,就是所谓的两位预取(2-bitPrefet

5、ch),有的公司则贴切的称之为2-nPrefetch(n代表芯片位宽)。二、DDRSDRAM与SDRAM的不同DDRSDRAM与SDRAM的不同主要体现在以下几个方面。DDRSDRAM与SDRAM的主要不同对比表  DDRSDRAM与SDRAM一样,在开机时也要进行MRS,不过由于操作功能的增多,DDRSDRAM在MRS之前还多了一EMRS阶段(ExtendedModeRegisterSet,扩展模式寄存器设置),这个扩展模式寄存器控制着DLL的有效/禁止、输出驱动强度、QFC有效/无效等。 由于EMRS与MRS的操作方法与

6、SDRAM的MRS大同小异,在此就不再列出具体的模式表了,有兴趣的话可查看相关的DDR内存资料。下面我们就着重说说DDRSDRAM的新设计与新功能。 如日中天——DDRSDRAM(下)1、差分时钟差分时钟(参见上文“DDRSDRAM读操作时序图”)是DDR的一个必要设计,但CK#的作用,并不能理解为第二个触发时钟(你可以在讲述DDR原理时简单地这么比喻),而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发,造成传输周期缩短了一半,因此必须要保证传输周期的稳定以确保数据的正确传输,这就要求CK的上下沿间距要有精确的控制。

7、但因为温度、电阻性能的改变等原因,CK上下沿间距可能发生变化,此时与其反相的CK#就起到纠正的作用(CK上升快下降慢,CK#则是上升慢下降快)。而由于上下沿触发的原因,也使CL=1.5和2.5成为可能,并容易实现。 与CK反相的CK#保证了触发时机的准确性2、数据选取脉冲(DQS)DQS是DDRSDRAM中的重要功能,它的功能主要用来在一个时钟周期内准确的区分出每个传输周期,并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线,它是双向的,在写入时它用来传送由北桥发来的DQS信号,读取时,则由芯片生成DQS向北桥发送。完

8、全可以说,它就是数据的同步信号。在读取时,DQS与数据信号同时生成(也是在CK与CK#的交叉点)。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔,数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为tAC。注意,这与SDRAM中的tAC的不同。实际上,DQS生成时,芯片

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。