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1、郑州航空工业管理学院电子通信工程系EDA技术及应用课程设计报告题目:交通灯控制器 姓 名:学 号:同组成员:指导老师:年月日目录一、设计任务书二、硬件系统设计1、电路原理图1.1CPLD核心电路1.2数码管显示电路1.3电源电路1.4LED指示灯电路2、管脚分配3、设计方案三、VerilogHDL 代码设计四、系统调试1、逻辑功能模块RTL级描述2、仿真图五、总结1、对本次课程设计的总结六、参考文献一、设计任务书设计要求(1)主干道通行(绿灯):支干道有车24秒;支路红灯,数码管实时显示倒计时的秒,秒计时的频率为1Hz。(2)主干道缓冲(黄灯):6秒
2、,(不显示计数),秒计时的频率为1Hz。(3)支路通行(绿灯):20秒,主干道红灯,数码管实时显示倒计时的秒,秒计时的频率为1Hz。(4)支路缓冲(黄灯):6秒,不显示,秒计时的频率为1Hz。数码管采用动态显示。其他要求:(1)晶振为12MHz(2)采用CPLD器件,为ALTERA的EPM7064SL-44(3)采用数码管显示二、硬件系统设计1、电路原理图:1.1CPLD核心电路1.2数码管显示电路1.3电源电路1.4LED指示灯电路2、管脚分配管脚分配:CPLD型号:FAMILY:MAX7000AEDEVICE:EPM7064AELC44-10sys_c
3、lk:pin43//12Mhz4个LED灯:led0~led3:pin141617188个数码管:8个位线:com0~com3(dig0~dig3):pin34,33,31,29,com4~com7(dig4~dig7):pin28,27,26,258个数据线:seg0~seg3:pin36,37,39,40seg4~seg7:pin41,4,5,64个按键:sw0~sw3:pin19,20,21,243、设计方案三、VerilogHDL 代码设计moduleds(clk,led,dig,seg);//输入inputclk;//输出output[3:0]d
4、ig;output[7:0]seg;output[4:0]led;//定义变量reg[24:0]count;reg[15:0]miao;reg[4:0]leden;reg[7:0]seg_r;reg[3:0]dig_r;reg[3:0]disp_dat;regsec;regnum;reg[1:0]flag;//计数变量reg[1:0]f2;//计数变量assigndig=dig_r;assignseg=seg_r;assignled=leden;//秒产生信号always@(posedgeclk)begincount=count+1'b1;if(count
5、==25'd24000000)begincount=25'b0;sec=~sec;endend//数码管动态扫描always@(posedgeclk)begincase(count[16:15])0:disp_dat=miao[3:0];1:disp_dat=miao[7:4];2:disp_dat=miao[11:8];3:disp_dat=miao[15:12];endcasecase(count[16:15])//选择数码管显示位0:dig_r=4'b1110;1:dig_r=4'b1101;2:dig_r=4'b1011;3:dig_r=4'b01
6、11;endcaseendalways@(posedgeclk)begincase(disp_dat)4'h0:seg_r=8'hc0;4'h1:seg_r=8'hf9;4'h2:seg_r=8'ha4;4'h3:seg_r=8'hb0;4'h4:seg_r=8'h99;4'h5:seg_r=8'h92;4'h6:seg_r=8'h82;4'h7:seg_r=8'hf8;4'h8:seg_r=8'h80;4'h9:seg_r=8'h90;default:seg_r=8'hff;endcaseendalways@(negedgesec)//数码管倒计时及指示
7、灯显示倒计时模块beginif(flag==0)beginmiao[3:0]=miao[3:0]-1;if(miao[3:0]==4'hf)beginmiao[7:0]=8'h18;主干道绿灯倒计时leden=5'b01101;主绿支红flag[1:0]=4'h1;计数转向第二步endendelseif(flag[1:0]==4'h1)beginmiao[3:0]=miao[3:0]-1'b1;if(miao[3:0]==4'hf)beginmiao[7:4]=miao[7:4]-1'b1;if(miao[7:4]==4'hf)beginleden[4:2
8、]=3'b110;主干道黄灯flag[1:0]=4'h2;miao