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时间:2018-11-19
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1、一种基于CPLD的PWM控制电路设计[一种基于CPLD的P控制电路设计]摘要:介绍了利用硬件描述语言VHDL设计的一种基于CPLD的P控制电路,该PWM控制电路具有P开关频率可调,同侧2路信号互锁、延时时间可调、接口简单等特点,可应用于现代直流伺服系统,一种基于CPLD的P控制电路设计。关键词:P控制电路CPLDVHDL在直流伺服控制系统中,通过专用集成芯片或中小规模的数字集成电路构成的传统PWM控制电路往往存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点因此PWM控制电路的模块化、集成化已成为发展趋势。它不仅可以使系统体积减小、重量减轻
2、且功耗降低,同时可使系统的可靠性大大提高。随着电子技术的发展,特别是专用集成电路(ASIC)设计技术的日趋完善,数字化的电子自动化设计(EDA)工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图设计系统工程的诸多不便。针对以上情况,本文给出一种基于复杂可编程逻辑器件(CPLD)的PWM控制电路设计和它的仿真波形。1 PWM控制电路基本原理为了实现直流伺服系统的H型单极模式同频PWM可逆控制,一般需要产生四路驱动信号来实现电机的正反转切换控制。当PWM控制电路工作时,其中H桥一侧的两路驱动信号的占空比相同但相位相反,同时随控制信号改变并
3、具有互锁功能;而另一侧上臂为低电平,下臂为高电平。另外,为防止桥路同侧对管的导通,还应当配有延时电路。设计的整体模块见图1所示。其中,d[7:0]矢量用于为微机提供调节占空比的控制信号,cs为微机提供控制电机正反转的控制信号,clk为本地晶振频率,qout[3:0]矢量为四路信号输出,电子通信论文《一种基于CPLD的P控制电路设计》(..)。其内部原理图如图2所示。该设计可得到脉冲周期固定(用软件设置分频器I9可改变PWM开关频率,但一旦设置完毕,则其脉冲周期将固定)、占空比决定于控制信号、分辨力为1/256的PWM信号。I8模块为脉宽锁存器,可实现对来自微机
4、的控制信号d[7:0]的锁存,d[7:0]的向量值用于决定PWM信号的占空比。clk本地晶振在经I9分频模块分频后可为PWM控制电路中I12计数器模块和I11延时模块提供内部时钟。I12计数器在每个脉冲的上升沿到来时加1,当计数器的数值为00H或由0FFH溢出时,它将跳到00H时,cao输出高电平至I7触发器模块的置位端,I7模块输出一直保持高电平。当I8锁存器的值与I12计数器中的计数值相同时,信号将通过I13比较器模块比较并输出高电平至I7模块的复位端,以使I7模块输出低电平。当计数器再次溢出时,又重复上述过程。I7为RS触发器,经过它可得到两路相位相反的
5、脉宽调制波,并可实现互锁。I11为延时模块,可防止桥路同侧对管的导通,I10模块为脉冲分配电路,用于输出四路满足设计要求的信号。CS为I10模块的控制信号,用于控制电机的正反转。2 电路设计本设计采用的是Lattice半导体公司推出的is-plever开发平台,该开发平台定位于复杂设计的简单工具。它采用简明的设计流程并完整地集成了LeonardoSpectrum的VHDL综合工具和ispVMTM系统,因此,无须第三方设计工具便可完成整个设计流程。在原理设计方面,本设计采用自顶向下、层次化、模块化的设计思想,这种设计思想的优点是符合人们先抽象后具体,先整体后局部
6、的思维习惯。其设计出的模块修改方便,不影响其它模块,且可重复使用,利用率高。本文仅就原理图中的I12计数器模块和I11延迟模块进行讨论。计数器模块的VHDL程序设计如下:entitycounteris[1][2][3]一种基于CPLD的P控制电路设计2 第2篇控制电路设计3 第3篇浅谈利润管理的合理性 〖预览〗由于现实不成熟的社会经济环境及人们对假账的深恶痛绝,“利润管理”被习惯上理解为非善意的利润操纵。的确在现阶段“利润管理成为一个很消极的词汇,但是凡事都有它的另一面,利润管理也有它的合理性,就象纳税筹划与偷税一样,虽然其目的都是为了节约税费支出,但其
7、实现目的的手段截然不同:前者合法合理,是一种较高水平的理财行为;而后者是以违法和不合理的手段来实现的,承担着较大的法律风险,是一种愚昧的理财行为。 一、利润管理“度”的把握 利润管理是一个中性的概念,其“褒”与“贬”的分水岭就是一个“度”,在这个“度”内是合理的利润管理行为,应该被人们所接受;超过这个“度”就是利润操纵,就应受到惩罚或谴责。这个“度”如何把握是这一行为性质判断的钥匙。借鉴国外学者的研究成果,结合我国企业利润管理行为的现实特征,笔者认为利润管理的“度”应从以下两个方面来把握。 (1)法律制度框架。法律制度是规范企业的经营行为,是企业经营的游
8、戏规则,企业的任何行为都应在符合规则的
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