基于fpga与sdram的数字电视信号采集系统的设计与实现

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1、基于FPGA与SDRAM的数字电视信号采集系统的设计与实现

2、第1内容显示中lunouseg(this)">图1SDRAM接口状态转移图500)this.style.ouseg(this)">图2上电序列系统设计本文实现的数字电视信号采集系统由一块FPGA与一块外挂的32比特SDRAM构成。FPGA设计灵活，修改方便。基于FPGA的设计经过修改可以移植到不同的工作环境。FPGA内的采集系统分为数据采集、数据缓冲、SDRAM接口和PC接口四大部分。数字化的电视信号通过数据采集模块被采集到FPGA内，并进行位宽调整等数据预处理，然后使

3、用数据缓冲模块汇集批量的数据后通过SDRAM接口存入外挂的SDRAM芯片，最后使用PC接口将数据读入到计算机内进行后处理。数据采集与缓冲根据ITU601标准量化的数字电视信号包含一组8比特的亮度信号，一组8比特的色差信号和一组2比特的同步信号，还有一条时钟信号。同步信号包含场同步与行同步，分别指示场消隐期和行消隐期。信号采用简单的线性PCM编码方式。亮度信号的取样频率定为13.5MHz。在4：2：2格式中，每个色差信号取样数为亮度信号的一半，取样频率定为6.75　　基于FPGA与SDRAM的数字电视信号采集系统的设计与实现

4、第1

5、内容显示中lunouseg(this)">图1SDRAM接口状态转移图500)this.style.ouseg(this)">图2上电序列系统设计本文实现的数字电视信号采集系统由一块FPGA与一块外挂的32比特SDRAM构成。FPGA设计灵活，修改方便。基于FPGA的设计经过修改可以移植到不同的工作环境。FPGA内的采集系统分为数据采集、数据缓冲、SDRAM接口和PC接口四大部分。数字化的电视信号通过数据采集模块被采集到FPGA内，并进行位宽调整等数据预处理，然后使用数据缓冲模块汇集批量的数据后通过SDRAM接口存入外挂的SDR

6、AM芯片，最后使用PC接口将数据读入到计算机内进行后处理。数据采集与缓冲根据ITU601标准量化的数字电视信号包含一组8比特的亮度信号，一组8比特的色差信号和一组2比特的同步信号，还有一条时钟信号。同步信号包含场同步与行同步，分别指示场消隐期和行消隐期。信号采用简单的线性PCM编码方式。亮度信号的取样频率定为13.5MHz。在4：2：2格式中，每个色差信号取样数为亮度信号的一半，取样频率定为6.75MHz。为了采集完整的电视信号需要每一个时钟采集亮度、色差与同步共18比特数据。数据采集模块使用前端电视信号解码芯片的输出时钟作为采

7、样时钟，对亮度、色差及行场同步信号进行采样并调整成与SDRAM总线相同的32比特数据。如果SDRAM的容量足够大，系统可以只是简单地将每次18比特数据填充至32比特以简化设计。如果SDRAM容量有限，可以将16次采集的288比特数据调整成9个32比特的数据以充分利用SDRAM存储空间。还可以去除电视行场同步期间的无效数据以节省SDRAM空间。采集模块在开始采集后等待一场电视信号开始后才开始采集，保证存入SDRAM的数据可以构成完整的电视图像，有效地利用SDRAM存储空间。当SDRAM空间被数据填满时，系统自动停止数据采集。这样采

8、集的数据量大小完全由可配置的SDRAM容量大小决定。通过增加SDRAM可以方便地扩充系统容量。数据缓冲模块实现跨时钟域的数据准备与数据传递工作。由于数据采集模块工作在13.5MHz或者27MHz的电视信号采样频率上，而SDRAM接口模块工作在高速时钟上。为了避免跨越时钟域可能导致的亚稳态问题，数据采集模块与SDRAM接口模块必须使用FIFO进行缓冲与数据传递。数据缓冲模块采用一个16个字，每个字长32比特的双时钟、双端口的FIFO作为存储单元。当开始采集数据时将FIFO复位，然后数据采集模块每采集一个32比特的数据就将其写入FI

9、FO。当FIFO内的数据达到16个后通知SDRAM接口模块进行读写。由于采用了FIFO进行时钟域间的数据传递，输入模块的时钟与后端的工作时钟没有任何联系，便于灵活地配置采样时钟。当用于采集频率更高，数据量更大的场合时，应适当加大FIFO字深，以防溢出。SDRAM接口设计SDRAM接口模块是设计的核心。SDRAM容量大，但是命令多，操作复杂。SDRAM的命令由RAS_n、CAS_n和必须使用至少3个命令，带宽利用率低于33％。为了充分利用SDRAM的特点，本文采用连续写入模式来减少SDRAM的命令开销，提高SDRAM带宽的利用率。

10、连续写入16个字只需要18个时钟，带宽利用率提高到88.9％。因为FPGA与PC通信的带宽很低，因此每一次只需读出一个字就可以了。根据系统工作需要，SDRAM接口模块只提供必需的连续16个写、单独1个读的2种操作接口，简化了设计。　SDRAM接口模块控制SDRA