设计基于pxi总线的宽带频率计

《设计基于pxi总线的宽带频率计》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、频率信号具有抗干扰性强，易于传输，易于保持信息完整性和可以获得较高测量精度等优点，被广泛应用于日常生活、工业等各个领域，频率测量成为信息提取、设备检测等过程中的一个重要环节。频率检测作为电子测量领域最基本的测量之一，随着数字电子技术的发展而得到了长足的进步，数字频率测量也得到了越来越广泛的应用，从而使测频原理和测频方法的研究受到越来越多的关注。本文在简述频率测量原理和方法的基础上，主要介绍一种基于PXI总线的宽带、高精度数字频率计的设计与实现。1测频原理目前对频率的测量采用的方法主要有：围绕电子计数器计一定

2、时间内的脉冲个数来确定频率;对信号时频变换的算法进行研究。本文主要讨论前者。1.1直接测频法电子计数器是一种利用比较法进行测量的最常见、最基本的数字化仪器，是其他数字化仪器的基础。频率在时间轴上是无限延伸的，因此对频率测量需要确定一个取样时间T，在该时间内对被测信号的周期进行累加计数(若计数值为N)，根据fx=N/T得到频率值。此种方法由于闸门时间与被测信号不同步，计数时存在±1的计数误差，影响测频精度。1.2等精度测量法可见直接测频法虽然设计简单，但是精度不高，为消除“±1计数误差”，对其进行改进如图1所

3、示。被测信号经过滤波、放大、分频、整形预处理之后，将处理后的方波信号和闸门时间预置方波信号进行同步控制。同步控制一般由D触发器和三态门来实现。在测频率和周期时，单片机控制中心发出清零信号使三态传输门处于高阻状态，同时给出启动闸门信号，当被测信号整形后的方波信号上升沿到来时，同步控制发出信号，使闸门A和闸门B同时开始对被测信号和标准信号进行计数。当单片机发出结束闸门信号后，fx的方波信号上升沿的到来，将使计数器停止计数，并申请中断服务。这样便实现了闸门的启闭与fx同步，再将中断服务送来的数据送入运算中心进行处

4、理，最后将结果送入显示系统，显示测量结果。时序图如图2所示。经分析，误差主要来自标频信号与闸门B不同步产生的“±1”误差，为进一步提高测频精度，提出了基于相位重合的全同步测频方法。目录行车记录仪http://www.szaeia.com/1.3全同步测频法全同步频率计测频思路：被测信号fx经调理电路处理后与标准频率f0一起被送入相位重合点检测电路，先开启预置闸门，但并不计数，当两信号相位第一次重合时打开实际闸门并开始计数，而实际闸门的关闭是在预置闸门下降沿后的第一个相位重合点到来时关闭的。这样，计数电路在1

5、s内所累积11的脉冲个数就有了频率意义。频率计算公式等精度测频一样，但是因为被测频率、标准频率与闸门达到了真正的一致，理论上彻底消除了±1的计数误差，如图3所示。设开启闸门时脉冲同步时间差为△t1，关闭闸门时脉冲同步时间差为△t2，脉冲的相位同步检测最大误差为△t，则有△t1≤△t，△t2≤△t。不计标准时钟误差，实际闸门与标准时钟同步，实际闸门时间为T，被测信号计数值为Nx，标准时钟计数值为No，则被测信号的频率测量值为：　　真实值为：　　频率测量的相对误差为：由式(3)可知，误差只与脉冲相位检测电路的准

6、确度有关。2硬件电路设计2.1信号调理电路设计被测信号为1Hz～6GHz，频带范围较宽，而CPLD/FPGA中计数器工作频率不超过200MHz，因此需要对被测信号进行预处理。该频率计模块包含3个测试通道，分别为0，1，2通道。其中，O通道所测频率范围为1～6GHz;1通道所测频率范围为50MHz～1GHz;2通道所测频率范围为1Hz～50MHz。对于0，1通道的信号，由于频率较高，因而先由高频信号接收器进行接收整形，然后经前端分频器分频后送到FPGA/CP-LD进行计数;对于2通道所测的信号被放大整形后直接

7、送到FPGA/CPLD计数。2.2器件选择由于该频率计模块分3个测试通道，对应不同的测试通道，选用了相对应的器件。在O通道，选用Zarlink公司的ZL40800和SP8782，实现8×32分频;在1通道，选用SP8782实现32分频;在2通道选用施密特触发器对信号进行放大整形。高稳定度晶振选用TC75温度补偿晶振，其稳定度为±10-8;FPGA选用Altera公司的EPM7032SLC44-5，其速度等级为5ns，既满足了该电路的要求，又兼顾了电磁兼容;高频信号接收器采用NB6L16差分接收器，其接收的最

8、高信号频率可达6GHz。2.3PXI总线接口电路设计专用PCI接口芯片加CPLD/FPGA的接口方案，采用专用接口芯片PCI9030虽没有像直接采用CPLD/FPGA那么灵活，但它可以大大缩短开发周期，并且专用总线接口芯片具有通用性，提供配置寄存器，具备用于突发传输功能的片内FIFO等优点，避免了自行设计PXI总线将大量的人力和物力投入到纷繁的逻辑验证、时序分析工作上，开发周期长的弊端。2.4基于FPGA的相位重