基于fpga的petri网的硬件实现

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1、基于FPGA的Petri网的硬件实现

2、第1摘要:Petri网是异步并发现象建模的重要工具，Petri网的硬件实现将为并行控制器的设计提供一种有效的途径.本文在通用的EDA软件Max+PlusII中，研究了基本Petri网和时延Petrii网的硬件实现，用VHDL语言分别建立了库所和变迁元件。最后给出了一个时延Petri网系统实例，通过调用元件库中的Petri网元件，绘制了系统电路图，仿真结果证明了Petri网元件设计的正确性。1、引言Petri网是一种系统的、数学的和图形的描述和分析工具，它具有强大的描述并发、异步、分布、并行、不确定/随机性的信

3、息处理系统的能力，目前已被广泛应用于计算机通讯系统、实时多媒体系统及离散事件系统的研究中。而Petri网的硬件实现将为并行控制器的设计提供一条有效的途径。因此，其硬件实现成为许多专家、学者研究的热点。现场可编程门阵列FPGA是美国Minx公司于1984年首先开发的一种通用型用户可编程逻辑器件。它具有容量大、速度高、价格低的优点，同时，硬件描述语言VHDL具有的强大的行为描述能力及与硬件行为无关的特性，实现了硬件电路设计的软件化，这为Petri网的硬件实现提供了有力的工具。本文探讨了Petri网基于VHDL语言的FPGA实现。2、Petri网基本类

4、型的实现2.1基本Petri网的实现2.1.1基本Petri网简介定义1六元组Z=(P,T,F,K,0)称为一个网系统，其中N=(P,T,F)是一个有向网，满足:1)P∪T≠φ2)P∪T=φ3)F∈PxT∪TxP，只能从P->7或T->P，不准P->P或T->T.4)Dom(F)∪cod(F)=P∪TK，0依次是N上的容量函数，权函数和标识，M0称为∑的初始标识。基本Petri网就是K=1,有两个输入变迁inl,in2和两个输出变迁。outl,out2，当变迁使能时，其值为逻辑1，否则为逻辑0;reset为复位信号，用来置

5、库所的初始状态。clk为全局时钟。P的值表示库所中是否含义托肯，若含有托肯，取值为逻辑1，否则为逻辑。。元件PM是在EDA软件Max+PlusII中采用VHDL语言描述，经过编译、仿真后形成模块。用VHDL语言描述源程序如下:entityp_misport(reset,clk:instdlogic;inl,in2,outl,out2:instdlogic;p:outstdlogic);endp_m;architecturebehofp_mis()Psignalp0,np0:stdlogic;beginnp0<-notp0；process(c

6、lk,reset)variablefstdlogic;beginf:=((inlorin2)andifclk'eventandclk='1ifreset='1'thenp0<='1';elsiff='1'then(a).(b)np0)or((outlorout2)andp0);.thenPO<=npO;endif;endif;endprocess;p<=p0;endbeh;图2(a)是一个简单的基本Petri网系统，其激发规则是当库所PO和P1中有托肯，变迁T具有两个输入库所PO和P1，P3，而库所P2和P3中没有托肯，且事件x

7、两个输出库所P2和发生时，变迁激发。图2(b)是建立的变迁元件T_M,inl,in2,outl,out2分别表示输入库所和输出库所中含有托肯的状态，若含有托肯，则取值为逻辑1，否则为逻辑0,x是外部事件。T表示变迁的激发状态，若可激发则取值为逻辑1。用VHDL语言描述源程序如下:entityt_misport(inl,in2,outl,out2,x:instd_logic;t:outstdlogic);，endt_m;architecturebehoft_missignalt0:stdlogic;begint<-xandinlandin2a

8、nd(notoutl)and(notout2)endbeh;库所元件P_M和变迁元件T_M均存放在Max+Plusll中建立的元件库中，可以调用使用的。