基于fpga的多功能时钟设计

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1、基于FPGA的多功能时钟设计报告专业：空间信息与数字技术班级：学号：姓名：通信工程学院2013年11月目录摘要................................................................................3设计内容及要求…………………………………………………………..3设计（代码）分析……………………………………………………….4实验过程及步骤…………………………………………….................5实验结果的测试及仿真…………………………………

2、………………13实验总结与感想……………………………………………………………16参考文献……………………………………………………………………..17附录（原代码）………………………………………….17-27-1摘要在学习了专用集成电路和verilog语言及数电的相关知识后，运用所学知识及查阅资料完成对多功能时钟的设计，以巩固以前所学知识，提高解决和分析问题的能力以及掌握稍复杂逻辑电路的设计方法；深刻理解verilog语言的思路，并进一步掌握操作BASYS2板的使用；掌握计数器的设计方法，模块之间的协调方式，了解电路设计层次

3、。2设计内容及要求多功能时钟设计分为基本电路部分和拓展功能部分和特色部分。Ø基本电路部分l以数字形式显示时、分、秒的时间；（要求可切换显示）l小时计数器为同步24进制；（同步计数器）l可精确手动校时，包括小时，分钟，秒；设有按钮，每按一次相应按钮可使对应的时间循环改变，以校时用手动校时时，长按按钮可加速校时速度。Ø拓展部分l可设定24小时任意时刻闹钟（精确到秒），设定按钮与校时按钮共用。设有闹钟开关键l整点报时59分51秒59分53秒59分55秒-27-59分57秒led[7：4]流水灯式依次点亮以模仿电台播音（频率为1H

4、Z）59分59秒时led灯led[3]点亮频率为10HZØ特色部分stopwatch可储存记忆10组59分59秒99内时间数据的秒表。可显示记录的数据个数和对应顺序精确到1/100秒设有swo(秒表模式开启键)————K3swp(暂停键)————————L3scrl(数据控制键)——————B4Ncr(清零复位键)——————A7counter(记录数据键)————M4-(数据加键)————————C11+(数据减键)————————G12Switch(显示切换键)---------------P113代码分析top_cl

5、ock总共分为顶层和底层l顶层top.v计时部分：调用底层模块10位计数器6位计数器3位计器4*6=24位寄存器cnt[23:0]Cnt[3:0]second0cnt[7:4]second1Cnt[11:8]minute0cnt[15:12]minute1Cnt[19:16]hour0cnt[23:20]hour1校时部分：设计为信号选择器ad=1时为计时模式，信号为校时信号ad=0时为正常计时模式数据显示部分：设有切换switch端-27-数码管扫描自动扫描1KHZ4*8=32位寄存器Temp[31:0]分为校时模式显示

6、ad=1set=0swo=0------------cnt闹钟设置模式显示ad=0set=1swo=0------------cnt1秒表计时模式显示ad=0set=0swo=1------------cnt2正常走时模式显示其余----------------------------------cntl底层部分计数器counter10.vcounter6.vcounter3.v//counter10.v(0~9)modulecounter10(en,ncr,clk,q);inputen,ncr,clk;output[3:

7、0]q;reg[3:0]q;always@(posedgeclk)beginif(ncr)q<=4'd0;//ncr=0时，异步清零elseif(~en)q<=q;//EN=0，暂停计数elseif(q==4'b1001)q<=4'b0000;elseq<=q+1;//计数器加1endendmodule闹钟设定模块bell.vcnt1代码见附录仿电台报时radio.v代码见附录秒表stopwatch.vcnt2代码见附录-27-4实验内容及步骤（1）创建工程命名为top_clock（2）选择BASYS2型号并完成创建-27

8、-（3）新建verilogmodule文件命名为top（1）添加完整代码完整代码见附录-27-（1）检查语法直至通过双击Synthesize—XST(5)创建时钟信号约束即CLK(6)创建管脚约束双击管脚设置为-27-管脚分布a[0]-a[3]---------àK14F12J12M13数码管扫描信号a