使用外部组件提高saradc精确度

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1、使用外部组件提高SARADC精确度作者：德州仪器(TI)的BonnieC.Baker与MiroOljaca如果能用运算放大器(opamp)直接驱动逐次逼近寄存器模数转换器(SARADC)的输入最好，但这样会限制电路性能。在转换器与驱动放大器之间加入外部阻容(RC)网络则能很好地起到“隔离”作用。总而言之，使用该网络可以极大提高选择运算放大器的灵活性。即使需转换信号的频率远远低于转换器和放大器的频率限定值，SARADC所提供的性能比您想象中的还好，所以绝不能忽视SARADC输入结构的动态特性。图1为单端电源SARADC运算放大器电路。该电路中的运算放大器采用反相增益配置。U1为单位增益稳定、单

2、端电源CMOS运算放大器，其增益带宽乘积为5MHz。图1的单端电源配置消除了输入范围受限、输入共模交叉失真等放大器输入限制的影响。该电路采用ADC参考输出作为放大器非反相输入及ADC负输入的偏置电压源，使运算放大器工作在电源轨范围内。U2为12位、500ksps的SARADC。图1.SARADC系统应用电路示例（放大器U1的噪声增益为+2V/V，其中RF等于RG）。图1电路很实用。运算放大器的低阻抗输出驱动SARADC转换器。图2为图1电路的FFT测试结果，当运算放大器输入信号频率为15kHz时，图2a中SARADC的采集时间等于265ns，图2b中SARADC的采集时间等于560ns。图2

3、中两种采样时间都使运算放大器或ADC的性能超越了各自的标称值。a)b)图2.显示了图1中12位、500kspsSARADC的FFT测量结果。其中图(a)的采样时间为265ns，产生了明显的谐波失真；图(b)的采样时间为560ns，谐波失真有所降低。从测量结果可以看出，采集时间明显影响ac性能。采样时间从250ns延长到560ns，性能也随之提高，总吞吐时间也将略微增加，信噪比从70.8dB提高到71.5dB，而总谐波失真(THD)则从–71.4dB降至–78.6dB。如欲了解有关测量结果的更多详情，敬请参阅参考资料。标准SARADC模型容性SARADC拓扑包含容性再分布网络。图3为SAR输入

4、级简化模型（如欲了解SARADC容性再分布拓扑的更多信息，请参阅参考资料2及参考资料3。图3.SARADC相应的输入元件包括内部输入RC对（RS1与CSH），两个开关（S1与S2）及VSH0。图3中采样电容CSH的起始电压为VSH0。该电压与上一次的转换电压、接地电压或VREF（取决于转换器输入结构）电压相等。断开S2同时闭合S1，则完成一次信号采样。S1闭合后，采样电容(CSH)电压变为VIN。VIN通过采样开关路径（从S1，经RS1，到CSH）从电压电源处获得电荷，即进行充电。此过程结束后，CSH发生变化，VCSH等于VIN。采样时间内采样电容电压变化如图4所示。图4.SARADC采样周

5、期内采样电容电压随单级响应而变化。如果单独考虑ADC输入，则ADC输入带宽取决于内部采样电容CSH及开关电阻RS1。根据时间常数τ=RS1×CSH可以得出该单级系统的稳定时间。SAR转换器的最小采样时间就是采样机制采集输入电压所需时间。发出采样命令且保持电容CSH充电时，采样开始计时。用下列等式可以得出图3网络的稳定时间：等式1其中：VCSH(t)为采样时间内采样电容CSH两端的电压VCSH(t0)为采样时间起始点采样电容CSH两端的电压VIN为ADC的输入电压τ为采样时间常数，等于RS1×CSHt为时间变量，单位为秒如果我们希望达到1/2最小有效位(LSB)精度，则需在采样时间内对CSH充

6、电直至采样电容CSH的输入电压精度达到1/2LSB为止。 等式2等式3其中：VCSH(tAQ)为采样周期终止点采样电容CSH两端的电压tAQ为采样时间，或者是采样周期起始点(t0)到采样周期终止点之间的时间。 ½LSB=（FSR为N位转换器的整个输入范围）将VCSH(t)替换为VCSH(tAQ)，VCSH(t0)替换为VSH0，然后合并等式1和等式3，则可以得到以下等式：等式4等式5If等式6根据输入级时间常数、时间常数乘数k，则可以算出不同分辨率ADC的稳定时间。计算结果汇总如表1所示。ADC分辨率（位）k1（1LSB 精度、1/2N条件下的时间常数乘数）k2（1/2LSBLSB精度、1/

7、2N+1条件下的时间常数乘数85.56.24106.97.62128.39.01149.710.41611.111.781812.513.17注：采用最差条件值，即VIN=满量程电压或2N、VSH0=0V表1.1LSB精度(k1)、1/2LSB精度(k2)及不同分辨率(位)情况下的SARADC最差条件稳定时间。用上述计算结果可以预估所有SARADC的采样时间。以最差条件进行分析（等式5及表1），假设VSH0=