单片机与a-d转换器的接口设计

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1、单片机与A/D转换器的接口设计

2、第1摘要：介绍采用AT89C51单片机与MAX195A/D转换器实现高精度数据采集的方法，分析其硬件接口及软件编程技巧，并给出相应的电路及程序代码。关键词：单片机；A/D转换器；接口设计InterfaceDesignofA/DConverterethodofrealizingprecisedatacollectionbysingle－chipputerAT89C51andA/DconverterMAX195，discussestheinterfaceandprogrammingtechniques，andprovidesthecorres

3、pondingcircuitsandprogramcodes．Keyouseg(this)">其中：CLK———变换时钟输入端；SCLK———串行时钟输入端，用于在两次变换之输出数据；500)this.style.ouseg(this)">———片选端，低电平有效；500)this.style.ouseg(this)">———变换开始输入端；500)this.style.ouseg(this)">———变换/校准结果输出端，正常时为低电平，在变换/校准开始时，由低变高，结束后，由高变低；DOUT———变换结果串行数据输出端；REF———基准电压输入端0～5V；500)t

4、his.style.ouseg(this)">———复位输入端，上升沿使MAX195复位并开始校准；500)this.style.ouseg(this)">———双极性/单极性/关闭方式选择输入端；AIN———模拟输入端；VDDA、VSSA、VD－DD、VSSD分别为模拟的和数字的±5V电源；AGND、DGND分别为模拟地和数字地。2　MAX195转换原理及时序　　MAX195片内含有电容性的数字模拟变换器(DAC)，可对模拟输入进行特有的跟踪和保持，再由逐次逼近寄存器和比较器，在变换时钟CLK的控制下，把模拟输入变换成16位数字代码，通过片内的串行接口输出。芯片内的接

5、口和控制逻辑易与大多数微处理器相连，减少了对外部元件的需求。其变换及数据输出的时序如图2所示。　500)this.style.ouseg(this)">　　由时序可以看出，在前次变换结束至少经过三个或三个以上时钟周期后，变换在500)this.style.ouseg(this)">有效后的CLK时钟下降沿开始(MAX195对信号的跟踪/保持、采集需4个CLK周期)。同时，500)this.style.ouseg(this)">在下一个时钟下降沿变高，待经过9．4μs(CLK为1．7MHz)变换结束后，由高变低，给出变换结束信号，可送去中断或被查询。变换结束由三态串行口D

6、OUT端输出。在变换期间由CLK控制读出数据，也可在两次变换之间由SCLK串行时钟定时读出数据，最高速率可达5Mbps。图2中所示情况为后者，在500)this.style.ouseg(this)">保持低电平后，在每个SCLK的下降沿，DOUT端按MSB在前的次序输出一位数据，否则，DOUT处于高阻态。3　MAX195的校准　　MAX195在上电时自动进行校准。为了减少噪声的影响，每一个校准试验进行多次并对其结果求平均值。在时钟频率1．7MHz下，校准大约需14000个时钟周期或8．2ms。除了上电校准之外，把500)this.style.ouseg(this)">拉

7、至低电平将使MAX195暂停工作，使500)this.style.ouseg(this)">再次回到高电平便启动一次新的校准。　　注：只有在上电延迟期间，电源尚未稳定就开始上电校准或电源电压、环境温度及时钟频率发生明显变化时，才建议重新加以校准。软件校准参考子程序如下：500)this.style.ouseg(this)">4　AT89C51与MAX195的接口设计　　图3为AT89C51与MAX195接口的硬件电路图。　500)this.style.ouseg(this)">　　图中AT89C51的ALE端输出信号(等于1/6晶振频率fosc＝6MHz)作为CLK变换

8、时钟。P1．5作为MAX195的启动控制端。500)this.style.ouseg(this)">端悬空表示模拟信号可双极性输入，也可根据需要接＋5V———单极性输入；接地———关闭方式。　　根据图3，给出A/D采样程序如下：500)this.style.ouseg(this)">500)this.style.ouseg(this)">注：采样结果保存在R2、R33中。