基于avr单片机数字示波器

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1、目录目录1摘要：21方案论证-1-1.1各种方案比较与选择-1-1.2系统设计方案-1-2理论分析与参数计算-1-2.1等效采样分析-1-2.1.1随机采样-2-2.1.2顺序采样-2-2.2垂直灵敏度-2-2.3存储深度M与扫描速率-2-3系统硬件设计-3-2.1信号调理部分-3-2.2采样与保持电路-4-2.3触发电路-4-2.4A/D转换与存储-4-2.5显示部分-5-4系统软件设计-5-5系统测试与分析-5-4.1测试仪器-5-4.2基本功能测试-5-4.3带宽测试-6-4.4存储功能测试-6-4.5校准信号测

2、试-6-4.6测试结果及其分析-6-6结论-6-摘要：本数字示波器，以AVR单片机Mega32单片机和可编程逻辑器件EPM240（CPLD）为核心，由通道输入，采样与保持，触发，采集，数据处理，波形显示和操作面板等功能模块组成。根据题目要求，本系统以1MSa/s的采样速率进行50kHz以下信号进行实时采样，50kHz~10MHz的周期性信号进行等效采样，等效采样速率≥200MSa/s。关键词：示波器，等效采样，AVR，CPLD1方案论证1.1各种方案比较与选择方案一：纯单片机方式：由单片机、A/D转换器及存储器等组成系

3、统。这种方案要求单片机除了完成基本的处理分析外，还需要完成信号的采集、存储、显示等控制与变换工作。其优点在于系统规模小，有一定的灵活性，但是不适宜于等效采样，难以达到题目要求。方案二：FPGA/CPLD或带有IP核的FPGA/CPLD方式。即用FPGA/CPLD完成采集、存储、显示等功能，由IP核实现人际交互及信号的测量分析等功能。这种方案的优点在于系统结构紧凑、可以实现复杂测量与控制操作简便；缺点在于调试过程繁琐，不适合在短时间内调试方案三：单片机与CPLD结合方式。即用单片机完成人机界面、系统控制、信号分析、处理变

4、换，用CPLD完成采集和控制逻辑。这种方案兼顾了前两个方案的优点。综合以上三各方案，我们拟采用方案三进行系统设计。1.2系统设计方案本系统采用单片机和可编程逻辑器件作为数据处理及控制核心，将设计任务分解为通道信号调理，触发信号产生、采样保持电路、采集存储、数据融合处理、显示、操作面板等功能模块。图1给出该系统的总体框图。CH1通道信号调理采样与保持电路A/D采集存储控制CPLDRAM触发信号产生EXTMega32单片机Flash液晶显示器操作面板图12理论分析与参数计算2.1等效采样分析-6-数字示波器的采样方式包括实

5、时采样和等效采样（非实时采样）。等效采样又可分为随机采样和顺序采样。2.1.1随机采样所谓随机采样，是指每个采样周期采集一定数量的样点，经过多个采样周期的样点积累，最终恢复出被测波形。由于信号的采样与失中之间是非同步的，是的每个采样周期的触发点与下一个采样点之间的时间间隔是随即的，由因为信号是周期的，可以将每个采样周期的采样，等效为对有触发点确定的同一段波形的采样。因而通过多个采样周期后，已触发的电位基准将各采样周期的样点拼合，可以得到一个重复信号的由触发点确定的一段波形的密集样点，这样就恢复出了这段波形。每个采样周期

6、，触发点与下一个采样点之间的时间由触发精密内插器测量，恰当的设计内插值，能够大大提高示波器的时间分辨率。2.1.2顺序采样顺序采样方式在每个采样周期上只取波形上的一个样点，每次延迟一个已知的Δt时间，取样后的取样信号虽然也是一串脉冲列，但那时这个脉冲列的持续时间却被大大拉长了，这是因为在非实时取样的情况下，两个取样脉冲之间的时间间隔变为mT+Δt，其中m为两个取样脉冲之间的被测信号的周期个数。从以上讨论可知，采用非实时取样所的得到的取样信号脉冲列，其包络波形同样可以重现原信号波形，而且由于包络波形的持续时间变长了，这样

7、就可以以较低的采样速率获得极高的带宽。2.2垂直灵敏度取ADC的基准为2.5V，则示波器幅度轴上8格对应为2.5V，即每格0.3125V，由此计算出每一档垂直灵敏度对应得放大倍数。如表1所示。表1垂直灵敏度/(mV/div)25102050100200500100020005000放大倍数156.2562.531.2515.6256.253.1251.56250.6250.31250.156250.06252.3存储深度M与扫描速率在数字存储示波器中扫速、采样速率和记录长度之间存在以下近似关系：L(pts)=fs(MS

8、/s)×S(S/div)×10(div)式中L表示记录长度，fs表示采样速率，S表示扫速10表示水平方向有10格。本系统设定扫描速度从100ns-20ms，依据上式，计算出对应的采样速率如表2所示。-6-表2扫速S100ns200ns500ns1μs2μs5μs10μs20μs50μs采样率fs/MHz20010040201042