资源描述：
《《oc实验报告》word版》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。
1、SOC微体系结构设计班级：031013姓名：张权、张昭阳学号：03101251、03101239实验一8位串行全加器设计一．实验目的1．掌握ISE开发工具的使用，掌握FPGA开发的基本步骤；2．掌握8位串行全加器电路设计的一般办法；3．掌握程序下载的办法；4．初步了解开发板资源，掌握开发板的使用方法，重点掌握按键，开关，LCD,LED的使用方法。二．实验内容1．用VHDL实现8位串行全加器图8位串行全加器顶层模块中a_in，b_in：数据输入，使用板上开关（S0~S15）；sum_out:运算结果输出，使用LED显示运
2、算结果。2．将程序下载到FPGA并进行检验资源使用要求，用开关（S0~S15）输入加数，被加数用LED（D8~D15）显示运算结果。三．实验步骤1．启动ISE,新建工程文件；2．编写8位串行全加器模块Hadder，其原理图如上图所示。3．编写完加法器模块之后，在顶层文件上实现映射；4．新建UCF文件，输入位置约束；5．完成综合，实现，生成下载文件；6．连接开发板USB下载线，开启开发板电源；7．下载FPGA;8．输入数据，验证结果。四．关键代码entityadd_oneis---一位加Port(a_in:inSTD_L
3、OGIC;b_in:inSTD_LOGIC;cin:inSTD_LOGIC;si:outSTD_LOGIC;cout:outSTD_LOGIC);endadd_one;architectureBehavioralofadd_oneisbeginsi<=(a_inxorb_in)xorcin;cout<=(a_inandb_in)or(cinanda_in)or(cinandb_in);endBehavioral;entityadd_eightis---八位加Port(a:inSTD_LOGIC_VECTOR(7down
4、to0);b:inSTD_LOGIC_VECTOR(7downto0);sum:outSTD_LOGIC_VECTOR(7downto0);c_out:outSTD_LOGIC);endadd_eight;architectureBehavioralofadd_eightiscomponentadd_oneport(a_in,b_in,cin:inSTD_LOGIC;si,cout:outSTD_LOGIC);endcomponent;signalc:STD_LOGIC_VECTOR(7downto0);signalc
5、_in:STD_LOGIC:='0';beginu0:add_oneportmap(a(0),b(0),c_in,sum(0),c(0));u1:add_oneportmap(a(1),b(1),c(0),sum(1),c(1));u2:add_oneportmap(a(2),b(2),c(1),sum(2),c(2));u3:add_oneportmap(a(3),b(3),c(2),sum(3),c(3));u4:add_oneportmap(a(4),b(4),c(3),sum(4),c(4));u5:add_o
6、neportmap(a(5),b(5),c(4),sum(5),c(5));u6:add_oneportmap(a(6),b(6),c(5),sum(6),c(6));u7:add_oneportmap(a(7),b(7),c(6),sum(7),c_out);endBehavioral;实验二8位并行全加器设计一．实验目的1．掌握ISE开发工具的使用，掌握FPGA开发的基本步骤；2．2.掌握4位并行全加器电路设计的一般办法；3．掌握程序下载的办法；4．初步了解开发板资源，掌握开发板的使用方法，重点掌握按键，开关，LC
7、D,LED的使用方法。二．实验内容1．用VHDL实现4位并行全加器图14位全加器顶层模块其中，a_in,b_in:输入4位加数和被加数。sel_in:数码管片选端；c_in,c_out:进位输入，进位输出；sum_out:运算结果的输出。2．将程序下载到FPGA并进行检验资源使用，要求用开关（s0~s7）输入加数，被加数，（s8~s11）控制用哪个数码管显示数据,s12用于进位输入。用D8显示结果进位。一．实验步骤1．启动ISE,新建工程文件；2．编写4位并行全加器模块ParAdder，其原理图如上图。要求：4位全加器
8、采用并行进位算法。3．编写完加法器模块之后，在顶层文件上实现映射；4．新建UCF文件，输入位置约束；5．完成综合，实现，生成下载文件；6．连接开发板USB下载线，开启开发板电源；7．下载FPGA;8．输入数据，验证结果。二．关键代码entityaddisPort(a:inSTD_LOGIC_VECTOR(7downto0);b:i
