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1、分类号UDC密级公开硕士研究生学位论文CMOS高速可调频锁相环设计申请人:蒋祥倩学号:2161420培养单位:电子工程学院学科专业:集成电路工程研究方向:集成电路工程指导教师:杜西亮教授企业导师:古力中芯国际完成日期:2018年4月20日中文摘要在CMOS工艺迅猛发展的今天，锁相环技术的发展也极为迅速，由微米工艺到亚微米工艺，再到深亚微米工艺，锁相环芯片的集成度以及系统的工作频率大幅度提高。同时，锁相环要与高速数字逻辑电路、模拟集成电路等一些大量的高速通信模块集成在同一块半导体芯片上，这就要求锁相环必须工作在频率较高的环境中。因此，设计出高性能的锁相环电路，对于当今社会发展具有
2、重大意义，这也是当今集成电路设计的一个重点和难点。本文基于Cadence平台，运用CSMC0.18µmCMOS工艺，设计了一个高速可调频的锁相环。运用Cadence软件平台，对电路进行设计与仿真，实现小芯片面积、输出频率可调的锁相环。整体仿真结果表明：电源电压为1.8V，输入参考信号为100MHz的方波信号时，锁相环输出频率可达1GHz，同时为了满足无线数据传输、广播新闻对讲等领域的要求，PLL时钟输出经分频器单元可得到500MHz、333MHz、250MHz、200MHz的频率信号，输出时钟占空比在45~55%范围内，锁定时间小于10μs，核心电路版图面积约为0.046mm2
3、，并且通过了DRC和LVS验证。该可调频锁相环可应用在雷达系统、跳频通信、电子测量与对抗、广播电视等领域，其作为无线通信系统接收机中的新型器件，具有重要的工程价值与广阔的市场前景。关键词：锁相环；分频器；电荷泵；压控振荡器-I-AbstractWiththerapiddevelopmentofCMOStechnology,thedevelopmentspeedofPLLtechnologyisalsoveryfast.Frommicrometertechnologytosub-microntechnologytodeepsub-microntechnology,theinteg
4、rationofchipshasbeengreatlyimproved,andtheworkingfrequencyofthesystemhasbeengreatlyimproved.Atthesametime,PLLmustintegratewithsomehigh-speedcommunicationmodules,suchashigh-speeddigitallogiccircuit,analogICandsoon,onthesamesemiconductorchip,whichrequiresPLLtoworkinahighfrequencyenvironment.Th
5、erefore,thedesignofhigh-performancephase-lockedloopcircuitisofgreatsignificanceforthedevelopmentoftoday'ssociety,whichisalsoakeyanddifficultpointintoday'sintegratedcircuitdesign.ThispaperisbasedontheCadenceplatform,usingCSMC0.18μmCMOStechnology,designingahigh-speedtunablePLLfrequencysynthesi
6、zer.UsingtheCadencesoftwareplatform,thecircuitisdesignedandsimulated,andasmallchipareafrequency-divisionphase-lockedloopiscompleted.Theoverallsimulationresultsshowthat:whenthepowersupplyvoltageis1.8V,theinputreferencesignalisa100MHzsquarewavesignal,theoutputfrequencyofthephase-lockedloopcanr
7、each1GHz，atthesametime,inordertomeettherequirementsofwirelessdatatransmission,broadcastingnewsintercomandotherfields,thePLLclockoutputsthefrequencysignalof500MHz,333MHz,250MHzand200MHzthroughthefrequencydividerunitandthedutyratiooftheoutputclockisw
