数电课程设计(抢答器)

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1、数字电子技术课程设计报告书一．课程设计任务要求设计一个电路是常用于智力竞赛中抢答判断电路，是进行判断哪一个预定状态优先发生的电路。对于该电路的设计，可以综合应用数字电路中组合逻辑与时序电路的基本知识，进一步掌握各类触发器、门电路工作原理与使用要点，学会分析数字电路在调试过程中出现的各种问题。设计任务：1.在主持人表示抢答开始时,计时器开始计时,在规定时间(学号数)内没有人抢答,表示时间到,蜂鸣器发声输出,计时器复位,为下一次的计时做好准备。2.主持人表示开始抢答后,计时时间未到时,只要有人抢答,即可显示抢答者的号码,并同时封锁其

2、他抢答者着的抢答显示。3.只要有人抢答,计时器停住并显示抢答者号码。4.只有主持人的操作,将电路复位后,方可结束上一次的抢答,为下次的抢答做好准备。5.抢答的规定时间可以在电路开始工作前,从数据开关输入设定的抢答时间。二．设计思路与系统框图⑴设计思路电路设计的关键是信号的封存。让芯片的输出保持不变有多种方法，我采用的是封锁时钟脉冲的上升沿，这样芯片CP不能接受时钟脉冲，就能保持输出不变。不让上升沿出现可以设法让其在某一时刻后持续为高电平或者低电平。我们知道一个信号与低电平相与后输出为低电平，与高电平相与后不影响输出，可以采取这种

3、方法。抢答器电路根据实验指导书上的资料，采用74175可以满足要求。其输入端与抢答者控制端相连，作为抢答信号的输入端。有人抢答时需要封锁其他抢答者着的抢答信号，因此要设法封锁74175的时钟脉冲。任务要求显示抢答者的号码，这样需要对抢答输出信号进行编码，因此需要选用合适的编码器。针对抢答电路的特点，选用优先编码器，因为在同一时刻对于多个输入信号，只可能对最先输入的一个信号编码，这样就只会显示抢答者的信号，也就是完成了对显示输出信号的保持。计时器需要在有人抢答时停止计数并且保持输出，也需要封锁其时钟脉冲。同时，计时器电路停止计数的

4、时刻和抢答时刻有关，所以需要将抢答电路的输出信号引到计时电路。⑵系统框图抢答电路编码电路译码显示电路计时电路主持人控制电路译码显示电路时钟脉冲三．电路设计与器件选择⑴抢答器电路由74175的功能表可知，在输入端加高电平，在输出端为高电平，反向输出端为低电平。可以利用这一点，将选手的抢答信号设置为常低信号，无人抢答时，7个反向输出端为高低电平。只要一有人抢答，会产生瞬时高电平，对应的反向输出端就会变成低电平，将这个低电平信号与74175的时钟脉冲信号相与后送入两个74175的脉冲输入端可以实现时钟脉冲信号的封锁。等主持人清零信号后

5、，74175可以开始正常工作。具体做法及分析：将74175的7个反向输出端经7输入与门后和时钟信号相与，再送74175的CP端。这样，在无人抢答时和时钟信号相与的是高电平，时钟脉冲正常输入。有人抢答，抢答信号为瞬时低电平，经7输入与门后输出的低电平信号与74175的时钟脉冲信号相与后送入两个74175的脉冲输入端，可以实现时钟脉冲信号的封锁。采用同样的原理封锁计时器电路时钟脉冲。⑵计时器电路选用74160。74160是十进制加法计数器，且是同步置数，异步清零。可以采用和74175封锁时钟信号相同的方法封锁信号。具体方法及分析：两

6、片74160160级联，无人抢答，计数器正常工作，进行加法计数。电路的关键在于将加法电路的反馈信号、抢答电路的输出信号和时钟信号三者相与后送入两片160的CP端（上图中方框所示）。当计数到38时（8421BCD：00111000），返回信号为低电平，三输入与非门输入端的另外两个信号为高电平，相与后输出的低电平将74175175CP端封锁，同时计时器的反馈信号通过一个非门与灯相连，使灯亮。有人抢答时，七输入与非门的输出低电平，即抢答电路的输出为低电平，经三输入与门将低电平送入74160的CP端，这样没有了上升沿，计数器保持输出不变

7、。主持人信号清零后，计数器重新工作。⑶编码电路采用74147优先编码器。74147是反码输出，因此需要在其输出端接非门，才能使被编码的信号和抢答者的号码相一致。也可以采用74148（8线——3线优先编码器），同样是反码输出。具体做法：将74175的7个输出端和74147的7个输入端对应相连。比如1号选手抢答，74175的1Q1N变为低电平，输出为1110，经非门后变为0001，经译码显示后能知道是几号选手抢答。⑷主持人控制电路主持人开关实现清零和开始抢答的功能。主持人控制端给常高电平，与74160，74175的CP端相连，这样支

8、持人按下开关输出为低电平，实现清零。高电平时各芯片正常工作。⑸整体电路四、电路的编译、波形仿真和管脚封装⑴编译检查设计电路，确定无误后进行编译，出现如下提示。⑵波形仿真对加法电路进行时序模拟，确认其能正常工作。结果如下图所示，可见当计数到38时能保持输出信号不变