基于fpga的rs232设计

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1、FPGA串口RS232的设计，该模块RS232的波特率为9600，其模块结构框阁如下阁示:Rs232_rx（中U.接设镆块〉fifoTesttHMicIi（測模块）Rs232_tx（P

2、i（l发ii模块）n.K_Tfi_R3232RS2S2_clk设计模块功能描述：Testbench（测试模块模拟PC机串口信号发送和接受设备，首先向RS232接收端发送串口数据信息，然后通过RS232接收端来接收RS232发送端的数据信息。RS232_rx（串口接收模块）：通过接受来自testbench的串行数据

3、信息，并存入到FIFO巾。RS232_tx（串口发送模块）：通过读取FIFO的有效数据t小•志位wrusedw,來判断FIFO中是否还有数据需要发送。如有，则继续读取FIFO屮的数据信息，并发送出去。RS232_clk（串口时钟）：提供RS232需要时钟，规定RS232通信波特率。FIFO（ip核模块）：调用的为ALTERA的ip核模块，主要用于RS232接收，发送数据的存储和缓冲作用。以下为模块设计代码:123456789////Jr•z

4、IFO里，//将教据发送出去."“…“………………BtimescaleIns/lnsIt•8b推入数存2SV.发歎PC受拟接模将授受试镂测ve□elsec2r23过Rs通t过通后然////////////8901234567890123456789012345678901234567890111222222222233333333334444444444555555555565B.■O—©■noduletsetjoench;egclkSOs,rst;egack;eg(2：0]state;•gP:o】data一reg;e

5、grx;egflag一3tx;eg[3:0】count;eg[13:0]cnt;wirerdexptywr_full;paraseterIdle3.bO01,start=3.fc01O,stop3.blOO;initialbeginclkSOa二0;rst1;#10rstO;♦50rst二1;endalways#10clk50sclk50a;initialbeginrepeat(20)beginflag」tr1;data_reg8*he4;(posedgeack)data_rcg8*h01;(posedgeack);d

6、ata_regSrando:”2S6;(posedgeack)；//data_reg=Srandom%256;//9(posedgeack);end//Sszop;flag—str0;endalways(posedgeclk50s)//initialbeginx£Crst)begincntr0;count=0;ack=0;rx1;state=Idle:end—aHD—CD—2345678€666666一曰白"卜白一卜s>£D—Q}—9O123456789O123456789O1234S67896777777777788

7、866888889999999999lit01234ooooO1i111012345ocxf(flag_3tr)begincase(9tate)Idle：begincnt0;rx:0;state<=start;endstart：l£(cnc5027)begincnt:0;rxdata_reg【7J;data一regdata一regi;x£(count8)begincount0;statestop；Z/ack=l;endelsebegincountcount1;//ack=0;endendelsebegincntcntL

8、;//ack=0;endstop：beginl£(cnt5027)begincnt0;state:=Idle;ack0;endelsebegincntcnt-1;rx1;ack=l;endendendcaseendtoptop(•clk5Cte(clk5OaO,.rst(rst),•rxd(rx),.txd(tx),.rdeapty(rdeapty),•wrfull(wrfull)duleTestbench（测试模块）1//RS232顶*慎块modulers232top(clk50n,rst,rxd,txd,

9、rdem

10、pty,wr_full)；inputclk50s,rst;inputrxd;outputtxd;outputrdempty,wr_full;wirerd_req;wirewr_req;wire(7:0)fifo_in;wire[7:0)fifo_out;wireelk,elk一r;wireaclr;wire(4:0)fifo_wo