创新性实验研究报告模板

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1、山东科技大学电工电子实验教学中心创新性实验研究报告2013-2014学年＿第一＿学期山东科技大学电工电子实验教学中心创新性实验研究报告实验项目名称＿＿秒表设计＿＿＿＿＿＿＿组长姓名刘哲学号1101100815联系电话13255428827E-mail779682654@qq.com成员姓名王铭新学号1101100935成员姓名李皓晨学号1101100712专业自动化班级2011级4班指导教师及职称吕常智2014年1月3日山东科技大学电工电子实验教学中心创新性实验研究报告一、实验摘要我们在QuartusII软件平台上，运用VHDL语言，完成了数

2、字时钟设计的软件编程、编译、综合、仿真，成功完成仿真之后，我们到实验室使用EDA实验箱，实现数字秒表的验证。在我们试验中最关键的就是获得100Hz计数脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动.数字时钟由分频率器，十二或二十四进制计数器，六十进制计数器，六进制计数器，十进制计数，扫描显示译码器组成，能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能以及时、分、秒、百分之一秒显示准确。二、实验目的学会采用QuartusII工具，深入理解并根据计数器的设计原理利用VHDL语言实现一个秒表

3、，要求计数到59.59显示，时钟源为1HZ，具有清零的功能，利用波形文件进行软件仿真，并且在试验箱上进行验证，用4个数码管分别显示。综合实验系统的使用方法，熟悉创新性实验报告的撰写方法。我们本组在此基础上一块完成了对分的计数。三、实验场地及仪器、设备和材料：试验场地：EDA实验室试验设备:计算机、QuartusII软件、EDA试验箱四、实验内容1、实验原理简单原理就是由10MHZ的信号脉冲通过100000进制计数器来提供100HZ的信号，然后信号进入百分之一秒的个位10进制计数器，当计数达到十，产生进位信号到下一级，当百分之一秒的十位计数器达

4、到十时，产生进位信号作为秒计数器的输入信号，以此类推；并且，百分之一秒计数器，秒计数器，分计数器，时计数器的计数信号由led<7:0>输至数码管显示。1.clk信号为实验板上的标准的1Hz脉冲2．en信号为启动、保持端，en信号为低电平，此时所有的显示器均暂停工作，保持原来状态，en为高电平时，所有的显示器均从先前状态继续递增的工作3．clr信号为低电平清零信号4.led<7:0>信号是来驱动数码管显示的5.sel<2:0>为位选择控制信号，决定哪一个数码管显示数字山东科技大学电工电子实验教学中心创新性实验研究报告2、实验内容1.根据电路特点

5、，用层次设计概念。将此设计任务分成若干设计模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念。2.软件的元件管理深层含义，以及元件模块之间的连接概念；3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，会有更深一步的了解。4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。5.所有模块用VHDL语言设计3、实验步骤设计数字秒表电路逻辑图如下:启动QuartusII工具，打开输入程序窗口，将程序打入运行，程序如下：libraryieee;useieee.std_logic_1164.all;USEieee.std

6、_logic_UNSIGNED.all;ENTITYMIAOBIAOISPORT(CLK,CLK1,STA,POS,STO,RST:INSTD_LOGIC;CQ1,CQ2,CQ3,CQ4,CQ5,CQ6:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CLK2:OUTSTD_LOGIC);ENDMIAOBIAO;ARCHITECTUREBEHAVOFMIAOBIAOISBEGINPROCESS(CLK)VARIABLENUM:INTEGERRANGE0TO3600;VARIABLEQ:STD_LOGIC;BEGINIFCLK'EV

7、ENTANDCLK='1'THENIFNUM=3600THENNUM:=0;Q:=NOTQ;ELSENUM:=NUM+1;ENDIF;山东科技大学电工电子实验教学中心创新性实验研究报告ENDIF;CLK2<=Q;ENDPROCESS;PROCESS(CLK1,STA,POS,STO,RST)VARIABLECQI1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLECQI2:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLECQI3:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLE

8、CQI4:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLECQI5:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLECQ